He construido el inversor CMOS estándar en configuración inversa colocando NMOS en el lado desplegable y PMOS en el lado desplegable. Esto funcionará como un búfer, pero los límites superior e inferior de la salida no serán Vdd y Gnd. En cambio, cuando NMOS pasa el '1' débil, el límite superior será Vdd-Vth. El PMOS pasa débil '0', el límite inferior de salida será Vth de PMOS.
Pero la pregunta es, ¿qué sucede si aumenta la fuga de PMOS? ¿Afectará el límite inferior de la salida, llevándolo por debajo del V de PMOS?
Tiene un amplificador de fuente compartida y puede usarlo en líneas de retardo analógicas; sin embargo, debido a su notación (débil 1, etc.) parece querer que esta sea una aplicación digital. Nunca "no tendrá fugas", y tiene un dispositivo de subumbral. Cuando la entrada es 0v, la salida será cualquiera que sea la condición de drenaje requerida para satisfacer la condición de flujo a través de ambos dispositivos. Sin información real del dispositivo, es difícil decir dónde estaría esta condición de voltaje. Evitaría este diseño para cualquier cosa digital. Si aún desea investigarlo, hay una buena discusión sobre el reparto de carga y el subumbral en "Modelado de voltaje de umbral y el régimen de funcionamiento del subumbral de MOSFET de canal corto" por TA Fjeldly, M Shur.
bruce abbott