Cómo dimensionar transistores CMOS

Soy nuevo en la tecnología CMOS y estoy tratando de aprender sobre las puertas lógicas CMOS. Tengo un problema con el tamaño de los transistores. Por lo que pude entender, la idea principal es obtener tiempos de subida y bajada iguales. Pero, por ejemplo, ¿cómo se puede lograr tal cosa en una puerta NOR? Si ambos transistores nMOS están encendidos, el capacitor se descargará más rápido que si solo uno de los transistores nMOS estuviera encendido. ¿He entendido algo mal?

Respuestas (2)

Aquí está el NOR al que probablemente se hace referencia:

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En el estado en el que ambas señales C y D son altas, ambos transistores NMOS inferiores están encendidos y, por lo tanto, descargan el nodo de "salida" más rápido de lo que podría hacerlo un solo NMOS (en el caso de que solo uno de C o D sea alto).

Básicamente, no te preocupes por eso, porque hay otros efectos más dominantes. Y para obtener el efecto más rápido, tanto C como D deben llegar sincrónicamente dentro del tiempo de subida (ps para procesos avanzados).

El mayor problema surge en el caso de los transistores PMOS superiores, que son aproximadamente 2,2 veces más lentos que los NMOS y, por lo tanto, son el factor limitante para la velocidad más alta. Debido a que están en serie, para hacer coincidir estos transistores, los anchos deben ser 2X (serie) 2,2X (conductancia) = ~ 4,5X más anchos para el mismo Gm. Esto domina en gran medida el área utilizada, así como los números de Fan-in. Este efecto de abanico también será un efecto dominante.

Cualquier número de tiempo asociado (retardos de propagación) son números que deben cumplirse o están garantizados. Si el dispositivo cambia más rápido en ciertas condiciones, entonces no importa y no está diseñado para ello.

O puede usar una estructura diferente.

¿Conoce algún buen libro para leer sobre diseño digital, puertas lógicas y CMOS?
una nota, los procesos modernos tienen canales completamente agotados, y las unidades p/n son idénticas. El 2.2x era cierto por encima de los tamaños de micras, pero a medida que intentamos escalar el comportamiento, se ha vuelto menos porque los efectos de orden superior dominan en el n+. Verá 1.8x en 130 nm, y la relación pn simplemente se desliza hacia abajo desde allí hasta que llegue a los canales completamente agotados. Mi última ejecución de SOI de 14 nm en realidad tiene los pfets ligeramente más fuertes que los nfets. Por supuesto, solo depende de cómo la fabulosa establezca al cocinero.
@bdegnan el factor 2.2X surge de las diferencias de movilidad y es fijo. Las diferencias de Gm rastrearán esto a menos que esté diseñado o surjan otros efectos. No estoy en desacuerdo contigo acerca de las proporciones cambiantes de Gm, pero te contradices a ti mismo, 130 nm NO está por encima de 1 um. Está ignorando el hecho de que en los procesos de DSM gran parte de esta falta de coincidencia se eliminó deliberadamente mediante el uso de la tensión lateral. Acabo de darme cuenta de que tomé una imagen sin conexiones masivas, así que cambiaré eso, me preguntaba de qué hablas sobre SOI para...
@SebiSebi Notaré que en el futuro, cuando haga preguntas, realmente necesita ser más claro. En este caso un esquema era obligatorio. el hecho de que lo dibujé probablemente te salvó de ser cerrado. Hay muchas formas diferentes de hacer puertas lógicas, por lo que no puede asumir que las personas sabrán de qué versión está hablando.
@placeholder Su suposición se basa en los niveles de dopaje para la movilidad sin términos de orden superior. El punto de 130 nm lo hice solo porque es empírico. La pérdida de movilidad debida a la ionización por impacto es mayor con n debido al tiempo medio hasta la colisión. También notará que mencioné específicamente los canales completamente agotados. Las reglas generales de orden 0 ya no se aplican; ya no es 1990.

En tal caso, debe considerar el peor de los casos, es decir, solo un transistor activo en la red desplegable y, por supuesto, debe tener en cuenta la conexión en serie de dos transistores PMOS en la red desplegable.

El diseño debe usar el inversor como referencia para el peor de los casos, de modo que tenga retrasos iguales.

Por supuesto, para algunas transiciones, la puerta será más rápida que el inversor.

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