¿Qué topologías se utilizan para los DAC CMOS de potencia ultrabaja?

¿Qué esquemas, topologías o algoritmos son adecuados para el diseño de DAC de potencia ultrabaja? Puede asumir los siguientes requisitos de diseño (son flexibles):

  • Diseño CMOS personalizado completo (esta no es una pregunta de compra estándar comercial)
  • Tasa arancelaria del 10 %
  • Hasta 50 MS/s
  • entrada de 8 bits
  • Razonablemente resistente al desajuste, la variación del proceso y el ruido de la fuente de alimentación
  • Los requisitos de ruido y área son flexibles
  • Debe ser apropiado para el funcionamiento por debajo del umbral debido a las restricciones de la fuente de alimentación
  • La optimización de energía es la máxima prioridad

Actualmente estoy considerando un DAC PWM basado en temporizador, pero no estoy seguro de la idoneidad para ULP.

Tenga en cuenta que no es posible proporcionar una propuesta de diseño completa en la respuesta, esta es una solicitud de técnicas relevantes . Es por eso que los requisitos son solo estimaciones aproximadas que deben tomarse con pinzas.

Vas a tener que aclarar algunas cosas antes de que esto sea responsable. Por ejemplo: ¿por qué sub-umbral necesariamente? No es necesariamente menor potencia si no puede cumplir con sus requisitos de BW y luego tiene que funcionar más caliente. Podría estar intentando un subumbral de 0.5u o 65 nm completamente saturado operando a 1.1 V. Creo que se refiere a un diseño totalmente personalizado, ASIC ahora se refiere a un flujo de diseño de HDL-> síntesis-> a herramientas P&R -> a grabar. Este es un diseño totalmente personalizado y un escenario de empuje de polígonos. El ruido sí importa, de lo contrario, ¿por qué es de 8 bits? Dos técnicas clave, Delta-Sigma, Pipelined. R-2R no.

Respuestas (1)

El R-2R nunca se termina, consume mucha área, combina muy mal, tiene parásitos demasiado altos, etc., etc.

Las celdas y técnicas de condensadores conmutados y casi con certeza el diseño diferencial aguantarán el día.

Si su proceso es digital rico y analógico ligero, entonces un enfoque sigma delta le dará los resultados correctos.

"Norsworthy, Steven R., Richard Schreier y Gabor C". Temas. "Convertidores de datos Delta-Sigma: teoría, diseño y simulación". ed. Gabor C. Temes,. Wiley-IEEE Press, 1996.

Un DAC de tubería de 8 etapas con 1 bit por etapa también funcionará, pero ahora necesitará al menos un buen amplificador por etapa. Pasar a 1,5 bits por etapa producirá mejores resultados, pero a expensas de tener más lógica para interpolar y controlar las etapas de 1,5 bits.

M. Moussavi, R. Mason y C. Plett, "Un convertidor de digital a analógico canalizado, casi pasivo, insensible a la dispersión bipolar diferencial con frecuencia de muestreo de 17,664 MSps y THD de -85 dB", ESSCIRC 2002, págs. 699–702 , septiembre de 2002.

Esto está basado en BJT (estremecimiento) pero los conceptos detrás de él son adaptables a CMOS.

Para 8 bits, un enfoque C-2C con precarga y luego liquidación probablemente funcionará bien, pero necesita tapas de PP o MM. No puede usar límites de compuerta para eso debido a su subumbral (y el cambio de capacitancia posterior en las compuertas), pero el cambio de subumbral probablemente esté bien. Se desconoce el proceso. - aquí hay un papel que está bien:

L. cong, "Pseudo C-2C Ladder-Based Data Converter Technique", IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS—II: ANALOG AND DIGITAL Signal PROCESSING, vol. 48, núm. 10, págs. 927–929, septiembre de 2001.

y ...

L. Terman y L. Heller, "Una red de condensadores ponderados de dos etapas para la conversión D/AA/D", IEEE JOURNAL OF SOLID-STATE CIRCUITS, enero de 1979.

Siempre recomiendo este papel para aquellos preocupados por hacer coincidir:

P. Drennan y C. McAndrew, “Un modelo integral de desajuste de MOSFET”, REUNIÓN INTERNACIONAL DE DISPOSITIVOS ELECTRÓNICOS, págs. 167–170, 1999.

Para subumbrales (circuitos translineales) recomiendo a los autores Wiegerink, Seevinck y Mulder por sus buenos textos.

y para terminar, aquí hay un documento de rampaDAC.

E. Delagnes, D. Breton, F. Lugiez y R. Rahmanifard, "Un ADC de rampa única multicanal de baja potencia con un reloj virtual de hasta 3,2 GHz", Transacciones de IEEE sobre ciencia nuclear, vol. 54, núm. 5, págs. 1735–1742, febrero de 2010.

¿Todas estas fuentes son recomendaciones que usted ha estudiado y aprueba? Tengo los cinco papeles y empezaré a investigar. Podría obtener el libro si necesito una fuente más autorizada. Domo arigato gozaimasu.
Estos provienen de mi biblioteca, pero estoy seguro de que ahora puede encontrar mejores documentos, así que considérelos como un punto de partida.
¿Qué topologías se utilizan para los DAC CMOS de potencia ultrabaja?
RespuestasAquíPolítica de privacidad1y, 1v