Estoy tratando de construir un chip ASIC con la ayuda del proyecto MOSIS. (Lo hacen más barato al combinar múltiples proyectos pequeños en una sola fábrica). Tengo una opción entre 350nm a 45nm, y todo lo demás.
Mi proyecto consiste en una implementación en hardware del algoritmo sha256. Tengo 1 tubería de puertas que está realizando el algoritmo. Este oleoducto único tiene alrededor de 50.000 a 75.000 puertas.
Idealmente, me gustaría instalar múltiples tuberías en un proceso de 350 nm. No estoy seguro de si 350nm es lo suficientemente pequeño para esto. ¿Dónde puedo encontrar información sobre la cantidad de puertas que se pueden colocar en un proceso de 350 nm a 45 nm, de 0,063 mm ^ 2?
También, cuál es el rendimiento de cada proceso. Cada paso de mi canalización tiene retrasos de menos de 100 picosegundos. ¿Puedo obtener un reloj rápido de 80MHz o más en 350nm?
Gracias.
Para obtener información básica, consulte el enlace:
http://www.msc.rl.ac.uk/europractice/vendors/date2010_imec_foundries.pdf .
Europractice es una organización similar a MOSIS con descuento para instituciones académicas/de investigación europeas. Como beneficio adicional del enlace, tendrá una idea de cuánto cuesta hacer un prototipo.
Para el conteo de puertas por mm cuadrado, la regla general es que cada generación de proceso duplicará la densidad de puertas con .18u con alrededor de 100k/mm^2 (por lo que .13u debería tener alrededor de 200k/mm^2 y .25u alrededor de 50k/mm^2 ).
Sin embargo, nunca tomaría una decisión tan importante como la elección de tecnología basada en información tan rudimentaria. Tendrá que ponerse en contacto con el servicio de creación de prototipos (mosis/europractice) y obtener la información más detallada posible. Como es un circuito "digital", lo que sería más importante es la información más detallada posible sobre las celdas estándar. Para hacer las cosas más complicadas, cada tecnología tendrá varias bibliotecas de celdas estándar disponibles con diferentes opciones/compensaciones.
Además, 100 picosegundos por etapa de canalización suenan como un error tipográfico: esto se traduciría en una frecuencia de reloj de 10 GHz, que está fuera del alcance incluso de los técnicos más avanzados. Si se refería a 100 nanosegundos (10 MHz), creo que esto está dentro de las capacidades tecnológicas de 350 nm.
Nota al margen:
admiro la audacia de su esfuerzo y le deseo éxito, pero debe prepararse para un costo significativo y obtener experiencia externa. El diseño de circuitos integrados es mucho más caro que el diseño de PCB (tanto ingeniería como creación de prototipos). A menos que tenga un centro académico/de investigación y tenga la perspectiva de una subvención considerable o respaldo de VC (o dinero de calificación de VC para el proyecto), lo más probable es que no pueda completarlo.
Las menciones de mazurnificación de conteos de puerta suenan correctas, aunque me parece recordar que los conteos de AMS 0.35um están en el extremo inferior de la tendencia. ¿Quizás 18k/mm^2? No puedo encontrar los detalles en este momento.
Por supuesto, el precio también es una consideración importante: es posible que los procesos más finos sean más baratos por área. Europractice ofrece 720 €/mm^2 para un bloque de 0,35 um de tamaño flexible o 16 000 € para un bloque de 0,18 um de tamaño fijo de 5x5 mm. Eso sale a 640€/mm^2 pero pierdes flexibilidad a la hora de elegir el tamaño exacto de tu dispositivo. A 100k/mm ^ 2, podría colocar aproximadamente 25 de sus tuberías en un bloque.
Bueno, solo hay una forma confiable de saberlo: solicita bibliotecas de MOSIS para el proceso de interés y sintetiza sus esquemas; ahora tiene los números exactos :-D
Puede que le lleve solo un par de minutos averiguar el tamaño con un error de +-5 %.
Puede comparar aproximadamente el tamaño de los esquemas comparando el área de la celda SRAM: esta información generalmente está disponible para todos los procesos tecnológicos.
brian carlton
anon21