¿Por qué los diseños basados ​​en pestillos no son comunes en estos días?

Casi todos los ASIC están basados ​​en flip-flop. En resumen, DFF son dos pestillos muy juntos. Mientras que en un diseño basado en pestillos, puede "separar" estos dos pestillos y apretar la lógica entre ellos. Hay varias ventajas en un diseño basado en pestillos:

  1. Préstamo de tiempo: puede relajar mucho el tiempo
  2. Área reducida y consumo de energía: obtienes la misma lógica con la mitad de los registros

Desventajas:

  1. Son necesarios relojes bifásicos con tiempo muerto
  2. Es difícil entender el concepto
  3. Las herramientas no admiten el concepto fácilmente.
  4. Difícil de prototipo. Cada FPGA tiene un DFF en su celda, no un pestillo
  5. Difícil de hacer una cadena de escaneo

¿Son estas desventajas tan graves que se abandonaron los diseños de cerrojo? Quiero decir, si tuviéramos las herramientas EDA y FPGA adecuadas, aún podríamos hacerlo, ¿verdad? ¿O me estoy perdiendo algo realmente importante aquí?

Equilibrar ambos bordes de un reloj en el área física y la variación del proceso es una pesadilla. El reloj de un solo borde ya causa suficientes problemas.
Un flip-flop moderno no son dos pestillos apretados, es una máquina de estado asíncrona construida para implementar el comportamiento de flip-flop. Los diseños maestro-esclavo que a menudo se ven en los materiales de enseñanza en realidad no se utilizan.
@Austin Tiendo a estar en desacuerdo. si busca esquemas de DFF en bibliotecas CMOS comunes, encontrará dos pestillos (uno de los inversores de pestillo es un inversor de transmisión) separados por 2 puertas de transmisión con relojes invertidos entre sí

Respuestas (2)

Tus "ventajas" no se sostienen.

Las herramientas de síntesis modernas pueden mover la lógica alrededor de los registros para optimizar el tiempo, por lo que los pestillos no ofrecen ninguna ventaja allí.

¿Cómo obtienes "la mitad de los registros" dividiéndolos? Suena como el mismo número de registros para mí.

Imagine un procesador canalizado con 6 etapas de canalización. Eso significa, 6x etapas de flip-flops, cada una con dos pestillos. En el diseño basado en latch, solo tendrá 3 etapas para cada reloj de fase alta y fase baja, por lo que tendrá la mitad de la cantidad total. Sin embargo, es un buen punto sobre el cambio de tiempo del registro.
@artemonster Un diseño que requiere 6 etapas de canalización tiene 6x18 niveles de lógica (o lo que sea). Si divide esto en fases de reloj altas y bajas, necesita 12x 9 niveles de lógica. Se agregan más etapas de canalización para aumentar la velocidad del reloj, no porque la arquitectura las requiera.
@SeanHoulihane Lo siento, el intercambio de pila falló en mí, así que no puedo cargar la imagen directamente, pero consulte esta imagen: 2.bp.blogspot.com/-D-zIa3pSNcU/TZBTbYsUP_I/AAAAAAAAADI/… Tiene la misma cantidad de etapas de tubería y la misma cantidad de lógica entre ellas, pero no usa "dos pestillos" por etapa para construir un fracaso, sino que usa 1 pestillo y un reloj de dos fases.

No estoy de acuerdo con tu resumen de lo que es un DFF. Un DFF garantiza que el tiempo debe estar relacionado con un solo evento: el flanco ascendente del reloj.

Tu idea es hacer diseños totalmente asincrónicos. Bueno... buena suerte haciendo un cierre de sincronización con un diseño así. Sería una pesadilla.

eeeeeh, que? Nunca he hablado de async. diseños Me refiero a diseños basados ​​en pestillos que se basan en relojes de dos fases.
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