¿Por qué se prefiere la puerta NAND a la puerta NOR en la industria?

He leído en numerosos lugares que la puerta NAND se prefiere a la puerta NOR en la industria. Las razones dadas en línea dicen:

NAND tiene menos retraso que Nor debido a NAND PMOS (tamaño 2 y en paralelo) en comparación con NOR PMOS (tamaño 4 en serie).

Según tengo entendido, el retraso sería el mismo. Así es como creo que funciona:

  • Retraso absoluto (Dabs) = t(gh+p)
  • g = esfuerzo lógico
  • h=esfuerzo eléctrico
  • p = retraso parásito
  • t = unidad de retardo que es constante tecnológica

Para puerta NAND y NOR (gh+p) resulta ser (Cout/3 + 2). También t es igual para ambos. Entonces el retraso debería ser el mismo, ¿verdad?

Si producir una compuerta "NOR" con la misma capacidad de conducción requiere el uso de transistores que son el doble de grandes, ¿qué significará eso sobre la capacitancia de la compuerta de esos transistores y cómo afectará eso a la velocidad?
Al menos para la familia HC, TI enumera retrasos de propagación idénticos para el 74HC00 (NAND) y el 74HC02 (NOR)
@placeholder Gracias por la aclaración en su comentario a mi (ahora) respuesta eliminada. Parece que el OP se refiere al diseño interno de los circuitos integrados, y no a ninguna preferencia por parte de los diseñadores lógicos de usar uno u otro, que es a lo que me refería erróneamente.
@tcrosley no es un problema, ¿puedo sugerir que está equipado para responder al problema?

Respuestas (2)

1. NAND ofrece menos retraso.

Como decías, la ecuación para el retraso es

D mi yo a y = t ( gramo h + pag )
Pero el esfuerzo lógico gramo para NAND es menor que el de NOR. Considere la figura que muestra 2 puertas CMOS NAND y NOR. El número contra cada transistor es una medida de tamaño y, por lo tanto, de capacitancia. ingrese la descripción de la imagen aquí

El esfuerzo lógico se puede calcular como gramo = C i norte / 3 . Lo que da

  • gramo = 4 / 3 para 2 entradas NAND y gramo = norte + 2 3 para puerta NAND de entrada n
  • gramo = 5 / 3 para 2 entradas NOR y gramo = 2 norte + 1 3 para n entrada puerta NOR
  • consulte wiki para la tabla.

h = 1 para una puerta (NAND o NOR) que maneja la misma puerta y pag = 2 para NAND y NOR. Por lo tanto, NAND tiene un retraso menor en comparación con NOR.

EDITAR: tengo dos puntos más para pero y no estoy 100% seguro sobre el último punto.

2. NOR ocupa más área.

Agregando los tamaños de los transistores en la figura, está claro que el tamaño de NOR es mayor que el de NAND. Y esta diferencia de tamaño aumentará a medida que aumente el número de entradas.

La puerta NOR ocupará más área de silicio que la puerta NAND.

3. NAND usa transistores de tamaños similares.

Considerando la figura nuevamente, todos los transistores en la puerta NAND tienen el mismo tamaño mientras que las puertas NOR no lo tienen. Lo que reduce el costo de fabricación de la puerta NAND. Al considerar compuertas con más entradas, las compuertas NOR requieren transistores de 2 tamaños diferentes cuya diferencia de tamaño es mayor en comparación con las compuertas NAND.

Su tercer comentario es simplemente una reafirmación del segundo comentario.
@placeholder No estoy seguro. Piense de esta manera: suponga que mi circuito se puede implementar como 'solo NAND de 2 entradas' o como 'solo NOR de 2 entradas'. Al diseñar la máscara de diseño, sería más fácil si mis transistores fueran de la misma dimensión. Puedo hacer una máscara 'copiando y pegando' (o algo así). Se puede reducir el tiempo y el esfuerzo y, por lo tanto, el costo. Corrígeme si está mal.
Para la primera respuesta, dijo que para 2 puertas de entrada g (NAND) = 4/3 y g (NOR) = 5/3. Pero h(NAND)=Cout/Cin=Cout/4 y h(NOR)=Cout/5. y también P(NAND y NOR)=Cpt/Cinv=6/3=2. Entonces d(NAND,NOR)=gh+p=(Cout/3)+2..
Oh Ahora lo entiendo. Cuando manejamos un nand con otro h=1 y de manera similar ni manejamos otro ni h=1. Entonces sí retraso de nand sería 10/3 y para ni será 11/3. Gracias una tonelada :)

En términos generales, los transistores Nmos permiten duplicar la corriente por área de canal en comparación con los transistores Pmos. Puede pensar en ello como si el Nmos tuviera la mitad de la resistencia de un Pmos del mismo tamaño. La forma en que es la topología Cmos Nand, se presta a tener transistores de tamaños más iguales, como puede ver aquí:
ingrese la descripción de la imagen aquí

Si cualquiera de las entradas es baja, una sola resistencia Pmos eleva la salida. Si ambas entradas son altas, entonces hay resistencias de 2 Nmos (~= 1 resistencia de Pmos). Si todos los transistores tienen el mismo tamaño mínimo de un nodo de tecnología, entonces esta topología es ideal porque ya sea que esté impulsando la salida alta o baja, la resistencia a tierra o Vdd es la misma.

Por último, la razón por la que los transistores Pmos no funcionan tan bien como los Nmos se debe a la menor movilidad de los orificios de la portadora, que son la mayoría de los portadores de un PMOS. El portador mayoritario de Nmos son los electrones que tienen una movilidad significativamente mejor.

Además, no confunda Nand Flash con Nand Cmos. La memoria Nand Flash también es más popular, pero eso se debe a diferentes razones.

Creo que la respuesta mejoraría si habla sobre la carga relativa (área de puerta) y la transconductancia relativa y, por lo tanto, la velocidad g_m/C.