Retardo máximo y mínimo de circuitos lógicos combinacionales

Me estoy preparando para mi examen y estoy atascado con esta pregunta del año pasado:

En el circuito que se muestra a continuación, los bloques A, B, C y S son circuitos lógicos combinados. FF1 a FF3 son flip-flops D con el mismo tiempo, es decir, TClk_Q = 0,2 ns, Tsetup = 0,5 ns y Thold = 1 ns. La frecuencia de reloj es de 100 MHz con un ciclo de trabajo del 50 %. El sesgo de reloj en la red de árbol de reloj es de 0,2 ns.

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(i) Suponga que el retardo del caso más desfavorable del circuito S es 2ns. ¿Cuál es el retardo máximo para el circuito C?

(ii) Suponga que el tiempo de llegada más rápido del circuito S es 0,5 ns. ¿Cuál es el retardo mínimo para el circuito C?

Cualquier ayuda será muy apreciada. También será útil alguna explicación de cómo llegó a su respuesta.

¿"Tiempo de llegada más rápido del circuito S" significa lo mismo que el retraso mínimo a través del circuito S?
sí... ¿y las personas que votaron negativamente la pregunta pueden dejar un comentario en los comentarios? Es útil para que el cartel entienda lo que estaba mal.
¿A qué respuesta has llegado hasta ahora?
No estoy seguro de cómo comenzar con esto porque, según mi conocimiento, "el tiempo de espera es la cantidad mínima de tiempo que la señal de datos debe mantenerse constante después del evento del reloj". Pero aquí el tiempo de espera es de 1 ns mientras que el reloj es de 0,2 ns. Entonces, para empezar, no estoy seguro de cómo puedo mantener los datos estables durante 1 ns cuando cada borde del reloj llega después de solo 0,2 ns. ¿Quizás mantenerlo estable durante 5 ciclos de reloj? Si hago eso, entonces no sé cómo tenerlo en cuenta.

Respuestas (1)

Vamos a tomar esto un paso a la vez. Parece estar confundido acerca del término "sesgo de reloj". El sesgo del reloj es la cantidad de tiempo por el cual los relojes, vistos por dos flip-flops diferentes, pueden ser diferentes.

Por ejemplo, si toma el reloj en FF2 como referencia, el flanco ascendente del reloj en FF3 puede ocurrir entre 0,2 ns antes del mismo flanco en FF2 y 0,2 ns después de ese flanco.

Lo que esto significa es que, desde el "punto de vista" de FF2, los tiempos de configuración y espera de FF3 se han "difuminado" o ampliado en ±0,2 ns, y ahora debe pensar en ellos como peores entre 0,7 y 1,2 ns. caso, respectivamente.

EDITAR: Entonces, el retraso máximo para C es el período del reloj (10 ns) menos la cantidad (tiempo de configuración de FF3 (0,5 ns) más el sesgo del reloj (0,2 ns) más el retraso máximo para S (2,0 ns) más el FF2 máximo retardo de reloj a salida (0,2 ns)), o 10 – (0,5 + 0,2 + 2,0 + 0,2) = 7,1 ns.

De manera similar, el retardo mínimo para C está determinado por el requisito de tiempo de espera de FF3. Suma el tiempo de espera de FF3 más el sesgo de reloj y resta el retraso mínimo de reloj a salida de FF2 y el retraso mínimo a través de S. Esto da como resultado (1,0 + 0,2) – (0,2 + 0,5) = 0,5 ns.

Está bien. Entonces, ¿es esto correcto? : El período del reloj es de 10 ns. Entonces, el retraso máximo para C será: 10 - (0.2 + 2 + 0.5) = 7.3ns. Ahora, teniendo en cuenta el sesgo del reloj, el retraso será de 7,3+0,2 = 7,5 ns.
Y para q2: Min Delay = 0.5- 1 (tiempo de espera) = -0.5. Y con sesgo de reloj será: -0.5+ 0.2 = -0.3ns
No, vea la edición anterior.
Entonces, ¿el sesgo del reloj se resta en este caso? ¿El sesgo no nos da tiempo extra retrasando la llegada del reloj a FF3?
¡está bien! ¡Ahora lo entiendo! Consideré que el sesgo podría ayudar todo el tiempo. Pero veo que mencionaste que podría ser de ±0,2 ns, por lo que debemos tener en cuenta el peor de los casos.
¿Podría avisarme cuando sesgue -1,0,1? ¿También hay algún problema de STA? Además, ¿qué sucede si agrega 1ns de búfer inv agregado entre FF2 y FF3?
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