Efectos de la capacitancia de entrada en el retardo de propagación (con análisis de esfuerzo lógico)

Consideremos la metodología de esfuerzo lógico para el cálculo del retardo de propagación. Aquí hay algunas informaciones ( https://en.wikipedia.org/wiki/Logical_effort ).

Consideremos una celda CMOS genérica, por ejemplo, una NAND CMOS. Sabemos que el retraso de propagación es proporcional a la capacitancia parásita de salida de la celda. Pero, estaba pensando que debería depender también de la capacitancia de entrada de la celda: precisamente, pensé que la demora debería aumentar si aumenta, ya que una capacitancia de entrada alta significa una señal de entrada más lenta y, por lo tanto, una señal de salida más lenta.

Pero si analizamos el retardo a través de la metodología del Esfuerzo Lógico, obtenemos un resultado diferente. El retraso normalizado de una celda es igual a:

ingrese la descripción de la imagen aquí

donde h es la relación entre las capacidades de salida y entrada. De esta fórmula vemos que una alta capacitancia de entrada significa un pequeño retraso. No entiendo la causa física de esta dependencia.

Esto supone que la entrada es impulsada por un controlador perfecto. La capacitancia de entrada sería una penalización para el controlador anterior, no para la celda que se analiza. Una puerta más grande (más capacitancia) crea una celda de transistor más fuerte, que estará mejor equipada para impulsar la capacitancia de salida.
@ Mattman944 ​​- Eso es lo que yo también estaba pensando. ¿Por qué no convertirlo en una respuesta? ¡Yo lo votaría!
Gracias por la respuesta. Pero, ¿por qué una puerta más grande = un transistor más fuerte? Pensé que la fuerza se debía solo a la relación W/L

Respuestas (1)

De Wikipedia

...esfuerzo eléctrico, h , que es la relación entre la capacitancia de entrada de la carga y la de la compuerta.

Toma esta ecuación, y consideremos lo que significa:

h = C yo o a d C i norte pag tu t

Si una compuerta, como un inversor, está impulsando una copia idéntica de sí misma (por ejemplo, la misma fuerza de activación) y se desprecia la capacitancia del cableado, entonces C yo o a d = C i norte pag tu t . La única forma de reducir el retraso es impulsar una carga más pequeña que la entrada. Esto puede suceder si tiene un inversor de potencia de accionamiento 2x que acciona un solo inversor de potencia 1x.

El otro problema es que necesita desarrollar esa fuerza de impulso. Eso significa que la etapa anterior ahora tiene una carga más grande, o está manteniendo puertas más grandes en todo el diseño para aprovechar esto en algunos lugares específicos.

Puede tener un valor h menor que 1, pero no podrá usarlo para muchas puertas en ninguna aplicación real.

Pero, ¿hay alguna razón física para la presencia de Cinput en el denominador?
@ Kinka-Byo La capacitancia de salida se normaliza frente a la capacitancia de entrada. El caso "predeterminado" es un inversor que acciona otro inversor, ambos del mismo tamaño. Nunca puede aprovechar el aumento de la capacitancia de entrada, porque eso aumenta la Cload de la etapa anterior.
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