Tiempo de transición (tiempo de subida) y retardo de propagación

Recientemente en clase me he encontrado con el siguiente cálculo del retardo de propagación del siguiente circuito digital:ingrese la descripción de la imagen aquí ingrese la descripción de la imagen aquí

¿Alguien podría explicarme la adición del tiempo de subida de X2 y C? No entiendo por qué esta adición se considera el retraso de propagación "real".

¿Mencionó la pregunta qué familia de dispositivos se están utilizando, CMOS, TTL, ECL, etc.? Estoy tratando de entender de dónde viene la división por 2.
creo cmos...
Supongo que por tr (C) en realidad quieren decir tr (Y0). El voltaje de umbral para los niveles lógicos de CMOS es alrededor de la mitad del voltaje de suministro, por lo que tal vez estén enfatizando que el tiempo de subida de la señal de entrada para alcanzar el umbral 0-->1 (0.5 voltaje de suministro) no es cero y lo mismo ocurre con el efecto de la señal de salida en el destino objetivo. no estoy seguro Estos retrasos son generalmente pequeños en comparación con otros retrasos.

Respuestas (1)

Creo que es por la forma en que se retrasa la propagación (digamos t pag L H ) se define. Ver la figura:

ingrese la descripción de la imagen aquí

Convencional, se mide entre los puntos medios de la transición.

Ahora, si define el retraso de propagación real ( t pag , r mi a yo ) como la duración del tiempo entre el punto en el que la entrada comenzó a aumentar y el punto en el que la salida se estabiliza en el valor final, entonces se puede escribir:

retraso de propagación real = tiempo requerido para que la entrada aumente al 50% + retraso de propagación + tiempo requerido para que la salida alcance el valor final desde el punto 50%.

t pag , r mi a yo = t pag L H + t i norte , 0 50 % + t o tu t , 50 100 %

Por eso, la mitad de los tiempos de subida se suman con el retardo de propagación convencional para calcular el retardo de propagación real .