Cómo encontrar Gate Delay

Para un sumador de un solo bit, el retraso de propagación en el peor de los casos es el tiempo más largo que llevará obtener una salida estable, que para este caso es de 16 ns.

^{simular este circuito : esquema creado con CircuitLab}

Sin embargo, para un sumador de N bits, debe considerar la ruta desde el bit menos significativo (LSB) de la entrada hasta el bit más significativo (MSB) de una salida estable:

$$A_0 \rightarrow C_{out,0} \rightarrow C_{out,1} \rightarrow C_{out,2} \rightarrow S_3 (1)$$ (C _{in, i} está implícito, pero no se muestra).

En el caso de su circuito, nos dan las siguientes rutas

$$A_i \rightarrow S_i = 16ns (2)$$ $$A_i \rightarrow C_{out,i} = 12ns (3)$$ $$C_{in,i} \rightarrow S_i = 8ns (4)$$ $$C_{in,i} \rightarrow C_{out,i} = 4ns (5)$$

A partir de esto, calculamos el camino más largo mostrado anteriormente en (1). Esto se calcula para ser

$$12ns + 8ns + 8ns + 8ns = 36ns$$

Para obtener más información, consulte esta lección sobre circuitos sumadores.

El retraso máximo está determinado por la ruta más larga desde la entrada hasta la salida. Tiene razón, 16 ns es el retraso máximo para este sumador completo. Las entradas A o B a S son más largas que cualquier ruta a C _y son más largas que la entrada C _a cualquiera de las salidas.

La forma más sencilla de encontrar el retraso máximo para un sumador de 4 bits es dibujar primero el esquema completo. Para cada etapa (columna de puertas) de izquierda a derecha, encuentre la demora máxima. Te recomiendo que escribas el retraso debajo de la puerta. Para asegurarse de obtener el número correcto, repita el proceso esta vez de derecha a izquierda y escriba este retraso sobre la puerta. Si obtuviste el mismo número, es un buen cambio, no cometiste un error, de lo contrario, inténtalo de nuevo.

Con la práctica, comenzará a notar patrones para acelerar el proceso.
_{Sugerencia: retraso máximo para cada salida de un sumador completo}

No tengo suficiente reputación para agregar un comentario aquí, por lo tanto, busco una respuesta. Refiriéndose a la respuesta de @ Shabab, ¿no debería ser el retraso total de 28 ns en lugar de 36? Aquí está mi entendimiento.

A los 12 ns está disponible Cin1(Cout0), luego Cin2(Cout1) está disponible a 12+2+2=16 ns. Al mismo tiempo estará listo el Sum S0.

Por (12 + 8) = 20 ns suma S1 estará disponible.

Yendo más allá, Cin3(Cout2) estará listo en 16+2+2 = 20 ns, y Sum S2 en 16+8 = 24ns.

Finalmente, Cin4(cout3) estará listo en 20+2+2 = 24 ns y Sum S3 en 20+8 = 28 ns. Por lo tanto, el tiempo total transcurrido para recibir la salida completa sería de solo 28 ns.

S0 → 16ns

Cin1(Cout0) → 12 ns.

S1 → 12 + 8 = 20 ns

Cin2(Cout1) → acarreo anterior + AND + OR, es decir, 12+2+2 = 16ns (ya que el primer XOR ya se habría completado en el octavo segundo)

S2 → El primer XOR ya está completo, por lo que el acarreo anterior + XOR, es decir. 16+8 = 24 ns.

Cin3(Cout2) → acarreo anterior + AND + OR, es decir, 16+2+2 = 20 ns.

S3 → similarmente 20+8 = 28 ns

Cin4(cout3) → similarmente 20+2+2 = 24 ns

¿Me estoy perdiendo de algo? Por favor, ayúdame a entender.