Hay un par de preguntas que mencionan la diferencia entre los procesos CMOS estándar y la fabricación de DRAM:
¿Por qué los microcontroladores tienen tan poca memoria RAM?
¿Cómo integran la lógica en un proceso DRAM mientras fabrican SDRAM?
¿Qué diferencias son esas exactamente, o es esto completamente un secreto comercial? Me gustaría una respuesta detallada para alguien con una comprensión general de alto nivel del proceso litográfico.
Aquí hay un documento (ligeramente anticuado) que analiza las diferencias: http://www.ece.neu.edu/faculty/ybk/publication/ASSESSING_MERDRAM_ELSEVIER.pdf
Básicamente, se reduce a algunas diferencias importantes.
Corriente de fuga. Los transistores de paso para las celdas DRAM deben tener una fuga extremadamente baja, de lo contrario, la corriente de fuga afectará el bit almacenado en la celda tan rápidamente que los datos se perderán entre los ciclos de actualización. Una técnica utilizada es la polarización del sustrato: la "masa" de la oblea se mantiene a un voltaje distinto de cero para cambiar el rendimiento del transistor. Por lógica, desea que el sustrato se asiente a 0 V para obtener el mejor rendimiento (velocidad más alta). El documento indica que construir una DRAM en un proceso lógico de 0,5 um daría como resultado un ciclo de actualización 20 veces más frecuente de lo que sería necesario para un proceso de DRAM. La frecuencia de actualización más alta provocará un mayor consumo de energía y puede causar demoras en el acceso a la memoria.
Tensiones de umbral. Se requieren voltajes de umbral altos para reducir la corriente de fuga. Sin embargo, los transistores de voltaje de umbral alto son más lentos para cambiar, ya que el voltaje de entrada tiene que aumentar más antes de que el transistor cambie, lo que requiere más tiempo. El voltaje de umbral se puede ajustar aplicando un sesgo de sustrato o aumentando la concentración de dopante. El documento establece que los voltajes de umbral del proceso DRAM son aproximadamente un 40% más altos que los voltajes de umbral del proceso lógico. Es posible dopar diferentes transistores en diferentes cantidades, pero esto aumenta la complejidad del proceso.
Interconexiones en chip. Los diseños de DRAM son muy regulares e involucran muchos cables paralelos con relativamente pocos cruces. Los diseños lógicos requieren mucha más complejidad. Como resultado, los procesos DRAM no admiten tantas capas de metal como los procesos lógicos. La superficie de una DRAM también tiene muchos baches debido a la construcción de las celdas DRAM, lo que limita la cantidad de capas de metal que se pueden usar. Los diseños lógicos son mucho más planos y se utilizan técnicas de planarización (pulido muy fino) para aplanar (planarizar) cada capa antes de que se construya la siguiente encima. Los procesos DRAM generalmente admiten alrededor de 4 capas de metal, mientras que los procesos lógicos admiten más de 7 u 8. El estado actual de la técnica lógica es de 13 a 14 capas de metal.
Otros asuntos. La fuga de la celda DRAM debe mantenerse muy baja para mantener la carga en los capacitores de la celda. Los condensadores también deben tener un área muy eficiente, lo que no es fácil de hacer con condensadores de silicio. Los procesos DRAM usan un proceso bastante especializado para construir los capacitores que no está disponible en los procesos lógicos regulares.
TL; DR: los procesos DRAM producen una lógica lenta, los procesos lógicos producen una DRAM con fugas. Las principales diferencias del proceso son el recuento de capas de metal, el dopaje de transistores, la construcción de capacitores y la polarización del sustrato.