En cualquier circuito CMOS como un inversor o una compuerta NOR o NAND de entrada n, donde la red pMOS está conectada en la parte superior a la terminal de fuente Vdd y la red nMOS está conectada en la parte inferior a la terminal de tierra, ¿puede cualquier voltaje de nodo (unión donde se conectan dos transistores) ser negativo?
En casi todas las fuentes que leí se supone que los voltajes de los nodos siempre están en el rango [Vdd, 0]. Por supuesto, esta suposición es bastante razonable e intuitiva y no vale la pena hablar de ella; pero ¿cómo 'probarlo' lógicamente ya través del razonamiento?
Sin esta suposición, ¿cómo razonar/comprender, en una red CMOS, qué terminal es la fuente y qué terminal es el drenaje para cualquier transistor?
En una red que consta solo de capacitores y resistencias, es fácil ver cuál es el voltaje exacto de cada nodo porque esos dispositivos tienen una relación simple y claramente definida entre sus voltajes y corrientes/carga a través de ellos. ¿Cómo razonar de manera similar las conclusiones sobre la polaridad de cada voltaje terminal en una red de transistores cuando algunos transistores están en corte y otros están conduciendo?
en cualquier circuito puede existir un voltaje menor con respecto al terminal negativo de la fuente
Pregunta totalmente diferente. La respuesta a eso es obviamente "sí"; sabes que existen transformadores, por ejemplo.
En cualquier circuito construido a partir de MOSFETS puede haber un voltaje menor con respecto al terminal negativo de la fuente
Bueno, asumo que si entiendes CMOS, también tienes conceptos básicos de redes lineales.
Entonces puede responder eso usted mismo, negativamente, si modela todas sus conexiones de fuente-drenador de transistores como elementos resistivos.
Si introduce inductancias o capacitancias parásitas que usa para construir fuentes de alimentación inversoras, sí, puede obtener voltajes más bajos y su reclamo original se rompe.
marcus muller
Tony Estuardo EE75
Sai Krishna Garlapati