flejes de chip phy chapas

como puede ver, las opciones de pines de flejado se multiplexan con pines RXD #... que son pines de interfaz MII.

esto hará que la PCB tenga "talones" (conectados a MAC + resistencias pullup), lo que no es bueno en cuanto a la integridad de la señal.

¿Por qué no crearon la opción de flejado en otros pines "sin datos" como LED, por ejemplo, o MDIO?

hoja de datos del chip PHY KSZ8081

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talones de los que estoy hablando:ingrese la descripción de la imagen aquí

la ruta no es mia. su "placa de evaluación de microchip" SAM4E-X-Plained board

No puedo ver ninguna regla relacionada con MII, solo ethernet diferencial en sí mismo, que se enruta solo en la parte superior e inferior (capa 6): ingrese la descripción de la imagen aquíla capa 5 es en realidad un plano de alimentación (no gnd) No sé si se cuenta la coincidencia de impedancia relacionada o debe ser GND (¡la ruta de retorno es GND!)..

cosas que originalmente me preocupaban: (tenga en cuenta que no las puse en la pregunta originalmente porque pensé que sería amplia y abierta) - stubs - cambio de capa - coincidencia de longitud - coincidencia de impedancia en capas que no son GND - señales que se cruzan entre sí - algunas son ( enrutados uno frente al otro para una longitud pequeña) - el reloj está cerca del borde del tablero (¿qué tan cerca está cerca?)

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Además, la línea resaltada se enruta en 3 capas diferentes. ¿Está realmente especificando una impedancia controlada en las 3 capas? Si no lo está, entonces preocuparse por un trozo de 5-8 mm a 100 Mbps es un poco tonto.
@ThePhoton Dado que es un PHY de 100 M con un bus MII, el bus MII funciona a un reloj de 25 MHz.
Debe editar su pregunta para incluir esa información. También un enlace a la hoja de datos del chip PHY para que las personas no necesiten buscarlo para responder a su pregunta.
Pero de todos modos, tienes un período de bits de 40 ns. Con suerte, lo que sea que lo esté impulsando no produce flancos ascendentes o descendentes de menos de 4 ns. Correspondiente a al menos 240 mm de longitud de onda. Cualquier trozo de menos de 24 mm es poco probable que cause problemas.
@ThePhoton actualicé la pregunta con mis preocupaciones originales. Estaba preocupado por todo lo que leí en los últimos meses que no coincide con el diseño del tablero. Tomo estos tableros (de grandes empresas como microchip) como diseño de referencia. sin embargo, a partir de mis investigaciones sobre la integridad de la señal, EMC/EMI, hay varias diferencias que me preocupan. quiero decir, incluso si no importa (¿no son estos ingenieros con buenas prácticas de la industria quienes lo enrutaron?)

Respuestas (1)

No podemos saber por qué los diseñadores de chips eligieron esos pines como correas; muchos otros PHY también los tienen. Pero seguramente puede reorganizar las resistencias para que no haya stubs.

reorganizar para tener talones más cortos, ¿quieres decir?
@Hasanalattar, sí, trozos más cortos. Debería poder reducir el trozo al grosor de la PCB, más quizás el tamaño de la almohadilla de resistencia.
pero luego obtienes muchos cambios de capa debido a las resistencias? o las pistas se extienden con una buena cantidad de espacio libre cerca de las resistencias? Sé que no es un par diferencial, sino un espacio/disposición ordenada.
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