Estoy trabajando en un detector sensible a la fase que usa un FPGA para el procesamiento de la señal. Para una entrada de una sinusoide pura con frecuencia conocida y en el rango de 1 Vrms, necesito encontrar la fase de la entrada en referencia a un señal de referencia producida. Mis matemáticas son las siguientes:
donde esta mi señal de entrada
Luego me di cuenta de que necesito dar una compensación de CC a la señal de entrada para la conversión de AD, porque ADC tiene un rango de 0-Va. Me perdí allí. La nueva ecuación parece
Tu enfoque está bien. Puede ser útil pensar en ello como una DFT de "un canal" (transformada discreta de Fourier).
Lo que se está perdiendo es el hecho de que si hay un sesgo de CC en los datos de ADC, esto se convierte mediante la multiplicación en componentes de CA que tienen una media de cero siempre que el período de integración sea un número entero de ciclos de su referencia ω 0 _ Estos componentes se filtrarán y no tendrán ningún efecto en sus salidas Asin(Φ) y Acos(Φ).
¿Hay una mejor manera?
Puede hacer lo que la mayoría de la gente haría, una puerta exclusiva o: -
Convertiría su onda sinusoidal y su fase de referencia en ondas cuadradas (usando un comparador) y simplemente las alimentaría al EXOR. El nivel promedio de la salida representa la fase entre las dos señales. En el ejemplo 1 que es cero, en el ejemplo 2 el nivel medio ha subido. En el ejemplo 3, las dos señales están casi en fase de salida y el nivel promedio es casi un nivel analógico equivalente a 1 lógico. En el ejemplo 4, las dos señales están en oposición de fase y la salida = 1 lógico.
El punto medio, es decir, a medio camino entre 0 y el nivel lógico 1, es de 90 grados.
tom carpintero
zeb