Comprender la lógica del detector de frecuencia de fase

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Tengo uno de estos bucles de bloqueo de fase digitales comunes que compara la frecuencia y la fase con un VCO (oscilador local) a través de un bucle de bloqueo de fase. No entendí por qué la Figura (2) (A) y la Figura (2)(B) parecen seguir una lógica muy diferente a pesar de que son el mismo dispositivo.

¿Cómo se sabe cómo se ve OUT dada la forma de señal de +IN y -IN?

¿Consideró en su análisis que los dos D FF se activan con un borde positivo?
¿Cuál es tu pregunta? Si se trata de cómo funciona un FPD, hay muchos sitios en la red que lo explican. Investiga un poco.
siéntese con una hoja larga de papel, y algo de tiempo, y avance a través de las transiciones en los diagramas. O bien, obtenga una copia de LTSPICE (gratis), configure las formas de onda y el circuito y observe cómo suceden. No hay sustituto para verlo usted mismo.
Lo siento, no soy estudiante de ingeniería, pregunto porque no estoy familiarizado con este tema.

Respuestas (2)

2(C) muestra el PFD con un retardo de tiempo de forma de onda constante, donde +IN siempre ocurre un poco antes del borde -IN. La forma de onda de salida debe etiquetarse como "CP out", porque esa es la SUMA de las dos formas de onda internas, UP y Down.

Retrocedamos un poco y consideremos cómo se comporta este PFD 2-FlipFlop (algunos PFD tienen más lógica interna, para lograr un comportamiento aún más útil, pero te dejaré investigar eso). Este PFD simple (y una puerta EXOR es un detector de fase pero no un detector de frecuencia) empuja hacia ARRIBA en el VCO si el flanco ascendente Fref_input (re-etiquete el +IN como Fref) ocurre primero.

Y si la otra entrada -In (re-etiquétela como Fvar, desde el oscilador controlado por voltaje) ocurre primero, este PFD empuja hacia ABAJO en el VCO.

Aquí hay un mejor dibujo del mismo diagrama lógico.

esquemático

simular este circuito : esquema creado con CircuitLab

@Dave Tweed: Todavía es bastante confuso, solo necesito entender la figura 2A, comencemos desde el principio, en primer lugar, se activó en el borde positivo de +IN, (ARRIBA = 1, ABAJO = 0), por lo que la salida es +1 , ignorando el flanco negativo para que OUT mantenga su valor de +1, luego disparamos ahora en -IN (+1), con su flanco positivo antes del flanco positivo de +IN (0), entonces tenemos (01) = -1, siguiendo la tabla lógica, y en algún momento, tengo el caso (11) entonces, ¿por qué OUT = 1 en este caso?
No, cuando ocurre el primer flanco ascendente en -IN, primero tiene (ARRIBA = 1, ABAJO = 1) hasta que finaliza el RETARDO, después de lo cual tiene (ARRIBA = 0, ABAJO = 0). La tabla no lo muestra, pero OUT=0 para ambos casos, porque para el caso 11, las dos fuentes de corriente se anulan entre sí. Es por eso que muestra OUT yendo a 0 hasta el siguiente flanco ascendente de +IN, en cuyo punto, todo el proceso comienza de nuevo.
@Dave Tweed pero se produce el primer flanco ascendente en -IN, el flanco +IN es cero. ¿No tienes primero -IN (DOWN = 1) y +IN (UP = 0)? ¿Y no significa esto que tienes carga -1? pero el OUT muestra cero.
No. El hecho de que +IN se haya ido a cero no significa que UP también se haya ido a cero. Permanece en 1. Así es como funciona un DFF cableado de esta manera: la salida sube en el primer flanco ascendente después de un reinicio y permanece alta hasta el siguiente reinicio.

por qué la Figura (2) (A) y la Figura (2)(B) parecen seguir una lógica muy diferente a pesar de que son el mismo dispositivo.

Ese detector de frecuencia de fase es un híbrido de dos diseños, uno de los cuales tiene buenas propiedades de sincronización de fase (el tipo XOR) y el otro tiene buenas propiedades de sincronización de frecuencia (el tipo contador). Una mirada a un diseño de PLL CD4046 más simple podría ser un buen comienzo: tanto XOR como el contador están disponibles por separado en ese chip primitivo, pero cada uno tiene inconvenientes.

El detector de fase tipo XOR genera una señal que es más sensible a un sesgo que corresponde a un cambio de fase de 90 grados entre las dos señales de entrada. Los detectores XOR, sin embargo, no manejan correctamente los grandes desajustes de frecuencia. El comportamiento de XOR se ilustra en la figura 2B de la hoja de datos híbrida de PFD. El otro comportamiento es el detector de frecuencia de tipo contador, que es más sensible a las diferencias de frecuencia (y es susceptible al ruido de eventos de activación múltiple). Es ese tipo de detección ilustrada en la figura 2C.

¿Cómo se sabe cómo se ve OUT dada la forma de señal de +IN y -IN?

Ese era el punto de las ilustraciones 2A, 2B, 2C; para mostrar los comportamientos en varios casos. 2B muestra una detección de fase similar a XOR, y 2C muestra una detección de frecuencia similar a un contador, con cierta dependencia del cambio de fase. La figura 2A ilustra que una gran falta de coincidencia de frecuencia genera una gran señal de corrección.

¿¡¿De qué estás hablando?!? No hay XOR aquí. Los tres diagramas muestran el comportamiento del detector "similar a un contador" para varias situaciones.
@DaveTweed Examine la figura 2B: el adelanto de fase provoca pulsos de flanco ascendente, donde un XOR causaría tanto pulsos de flanco ascendente como de flanco descendente. La detección es la mitad de la amplitud de un resultado de fase XOR, pero completamente similar en su sensibilidad de fase. La similitud aquí está en la tabla lógica, no en el mecanismo.
Entonces, ¿por qué su respuesta dice "2B muestra detección de fase similar a XOR" cuando claramente no lo hace, por la razón que acaba de indicar? Todo este lío solo va a confundir al OP.
@DaveTweed: lo llamé similar a XOR porque no muestra detección de frecuencia, solo detección de fase, es decir, conversión de error de fase a una señal de salida. Tal como lo haría un XOR.