FPGA - Entradas síncronas con mayor frecuencia que el reloj de la placa

Estoy tratando de aprender Verilog y FPGA y acabo de comprar mi primer FPGA. Es un iCEstick de celosía.

Viene con un reloj de 12Mhz pero me pregunto si puedo muestrear entradas síncronas con un reloj más rápido que eso. No sé mucho sobre FPGA, pero creo que el reloj integrado es solo una herramienta que puede usar, pero algunas partes del diseño pueden usar otro reloj externo o ningún reloj. Estoy pensando en contar píxeles en una conexión HDMI, por ejemplo. Podría usar una frecuencia más alta.

Supongo que el cambio de puerta de calor y lógica y el tiempo de estabilización podrían limitar las frecuencias de los relojes.

¿Tengo razón en estas cosas? ¿Cómo puedo saber los límites?

Gracias

Puede conocer los límites leyendo la hoja de datos del dispositivo que está utilizando. 12 MHz es bastante bajo, espero que haya un PLL presente en su FPGA, y la frecuencia de reloj máxima puede ser de hasta unos 100 MHz, si desea al menos un diseño confiable.
Compruebe si PLL está disponible como núcleo blando en el paquete de diseño de su fpga
Los PLL de FPGA generalmente NO son núcleos blandos, generalmente hay hardware específico real para estas cosas. Por lo general, crea una instancia de algún tipo de bloque de 'administrador de reloj' (el nombre varía según el proveedor) que puede tomar el reloj de su placa de 12 MHz y multiplicarlo hasta algo más razonable para uso interno (50 MHz-200 MHz más o menos es lo típico).
Tuve que buscar lo que es un núcleo blando. :D Enlace aquí por si alguien más no lo sabe. electronics.stackexchange.com/questions/55377/…

Respuestas (1)

Una mirada rápida a la hoja de datos de su pieza, página 3-16, muestra un reloj de entrada máximo de 133 Mhz. Hay dos PLL analógicos y la frecuencia máxima a la que se pueden ejecutar es de 275 Mhz con el búfer de reloj global siendo el mismo máximo de 275 Mhz. Las entradas CMOS tienen un máximo de 250 Mhz y LVDS a 400 Mhz.

Ahora bien, esto no significa que su diseño funcionará a 275Mhz. Dependiendo de la complejidad, es posible que solo pueda cerrar el tiempo mucho más bajo que eso o no hacerlo en absoluto. Pero eso es parte del esfuerzo de diseño que depende de usted.

Ahora, digamos 720p 30Hz, creo que es alrededor de un reloj de píxeles de 37.125Mhz. Por lo tanto, los datos llegarán a través de LVDS a aproximadamente 297 Mhz a través de LVDS para tres carriles (la parte posterior del sobre podría estar ligeramente desviada aquí). Su reloj HDMI sería la mitad a 148.5Mhz. Por lo tanto, es posible que pueda contar píxeles con él. A medida que intenta alcanzar resoluciones más altas o velocidades de cuadro, la velocidad del reloj aumentará.

Entrada de relojes. Yo no sabía acerca de eso. Gracias.
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