Estoy tratando de simular el perfil de carga de la puerta y las curvas de pérdida de conmutación del transistor como en el circuito a continuación. Utilicé una fuente de corriente ideal (30uA) para carga, diodo de abrazadera (modelo lineal por partes con ron = 1 mΩ y Vth = 5 mV como se muestra en la imagen a continuación).
Hay un período extraño que no entiendo, cuando VG <Vth, idealmente la corriente del transistor debería ser cero y toda la fuente de corriente ideal (30uA) debería fluir a través del diodo. Sin embargo, como puede ver en la imagen a continuación, la corriente del diodo es muy grande (más de 500 uA) aquí. No puedo explicar lo que está pasando aquí. ¿Alguien podría explicar esto?
Aquí está el modelo de diodo (lo obtuve del foro de la comunidad Cadence). El símbolo del diodo es de la biblioteca analogLib.
subckt idealDiode (ac)
// tenga en cuenta que la resistencia de encendido no debe ser inferior a 1 mOhm
D1 (acac) relé cerrado = 1 m vt1 = 0.0 vt2 = 5 m
termina idealDiode
Sospecho que el pico actual es causado por capacitancias parásitas dentro del FET. Considere el siguiente circuito simplificado: -
simular este circuito : esquema creado con CircuitLab
C1/R1 y C2/R2 son la resistencia en serie y la capacitancia Gate-Source y Gate-Drain del FET. No modelo el resto del FET porque solo nos interesa el período antes de que se encienda.
Cuando Vin es 0 V, C2 se carga a 1,805 V y luego no consume corriente, por lo que D1 solo consume los 30 uA que provienen del generador de corriente.
Cuando Vin pasa a 1,8 V, el voltaje en el lado de drenaje de C2 también aumenta 1,8 V. Luego se descarga a través de R2 hacia D1, provocando un pico de corriente que es positivo en relación con el diodo y negativo en relación con el drenaje.
Andy alias
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bruce abbott
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