Actualmente profundizo en el diseño incorporando un procesador de aplicaciones y una pieza de memoria DDR3. Ya descubrí cómo se forman los grupos de señales individuales y sobre las pautas relacionadas con la coincidencia de longitud de traza.
Lo que no puedo entender sin profundizar bastante: 1.) ¿Por qué el par de diferencias de reloj (y por lo tanto los grupos ADDR/CMD/CTRL) debe ser más largo que las líneas DQ?
2.) ¿Por qué no hay un límite inferior en la longitud del rastro de las señales DQ? y
3.) ¿La ODT se configura individualmente para cada línea o el proceso de sintonización toma un valor para todas las líneas de datos?
¡Muchas gracias!
La longitud mínima de las líneas DQ no importa porque solo cambiará la forma en que termina sus líneas. Dependiendo de cuántos enchufes tenga, cambiará la carga de terminación. Necesita tableros de impedancia coincidente por este motivo. No he visto las pautas de desarrollo más recientes, pero los diseños de los tableros se te dan a ti.
Los grupos de control son más largos debido a la "diafonía", y es por eso que tiene el valor WR_DATA_DELAY en los registros de control. Haces las líneas de control tan largas como las necesitas y luego agregas algo de tiempo para la configuración.
pfabri