Ancho de trazo para romper microcinta diferencial de 100 Ω de BGA de paso de 0,5 mm

Vea la parte inferior de la publicación para las preguntas reales

Primero, algo de contexto:

• Estoy haciendo un conmutador DisplayPort como un proyecto de pasatiempo.
• Las líneas de alta velocidad de DisplayPort requieren una impedancia diferencial de 100 Ω ± 10 %, por lo que solicitaré control de impedancia a la fábrica.
• Los circuitos integrados de conmutadores DisplayPort listos para usar solo están disponibles en BGA de paso de 0,5 mm (p. ej., TI HD3SS214 )
• Idealmente, quiero admitir HBR3, que funciona a 8,1 Gbit/s (8b/10b codificado) o una frecuencia fundamental de 4,05 GHz, por lo que la impedancia de la línea de transmisión es importante
• Puedo usar dieléctricos FR-4 (ε _r = 4.2~4.4 @ 5GHz) o RO4350B (ε _{r = 3.66)}
• Esta es la primera vez que trabajo en un diseño de alta velocidad.

Entonces, debido a la limitación BGA de paso de 0,5 mm, la traza más ancha que puedo colocar entre las bolas es de 76,6 µm (3,02 mil). Afortunadamente, esto solo se ajusta al ancho de traza mínimo de 3 mil en 1 oz de cobre para la fábrica que he elegido tentativamente ( WellPCB ).

Pero estas trazas tan delgadas presentan un problema para lograr una impedancia diferencial de 100 Ω (en una microbanda diferencial). El grosor dieléctrico estándar de la primera a la segunda capa de mi fábrica en FR-4 es de 213 µm (7628H). _{Usando el espaciado mínimo de trazas de 76,2 µm (3mil) con el ancho de 76,6 µm, esto da como resultado una diferencia} Z = 110~115Ω (según MMTL ), ¡lo cual está fuera de especificación! Usar el RO4350B más delgado disponible (168 µm) es aún peor con Z _diff = 117 Ω debido a que el ε _r es mucho más bajo .

Si bien puedo aumentar el ancho del trazo si rodeo las bolas con vías en lugar de enrutarlas entre ellas (la capa inferior ya contiene otros trazos de alta velocidad), esto significaría que tendría que agregar dos capas adicionales a la PCB ($$ $), y sería un desajuste de impedancia adicional.
Alternativamente, puedo reducir las trazas a un ancho mayor inmediatamente después de escapar del BGA, pero esto es molesto de hacer en mi software EDA (KiCAD).

También podría intentar pedirle a la fábrica que use una pila FR-4 personalizada, con una capa superior más delgada, pero no estoy seguro de qué tan delgadas pueden llegar.
Simulé la _diferencia Z en un FR-4 más delgado (vea la imagen a continuación), y parece que 100 µm sería ideal.

También me preocupa que tener razón en el ancho mínimo de trazo de 3 mil y el espaciado significaría que la fábrica no podría realizar su propio control de impedancia, ya que escuché que se hace principalmente ajustando el ancho del trazo (no puede ir más ancho o no no cabe entre bolas BGA; no puede ir más estrecho o va por debajo del mínimo de 3 mil).

Preguntas:

• ¿Debería preocuparme por usar el ancho mínimo de trazo y el espaciado de 3 mil, cuando las simulaciones muestran que esto da como resultado una impedancia demasiado alta? ¿Podrá la fábrica bajarlo correctamente?
• Si no, ¿cómo recomendaría que divida los pares diferenciales?
• ¿Mis simulaciones _{de diferencia} Z con MMTL son del todo precisas? No he podido cotejar con otros simuladores EM, mientras que las simples calculadoras en línea me han dado valores aún más altos.
• ¿He cometido errores estúpidos o suposiciones incorrectas? Primera vez en un diseño de alta velocidad después de todo...