¿Análisis máximo de tiempo y voltaje de espera para el flip-flop D?

El siguiente es el análisis que he hecho para el circuito:ingrese la descripción de la imagen aquí

Este circuito es parte del registro de desplazamiento y estoy publicando solo una sección que se requiere para el análisis (por cierto, el flip-flop D (74LVC1G80) está alimentado a 3.3 V) y la salida D está conectada a otro D- FF (74LVC1G80) usando el filtro R (1 K Ohm) - C (20 pF) y así sucesivamente.

  • Señal de datos, Din: Frecuencia = 400 kHz, rango de tensión = 0 – 3,3 V

  • Señal de reloj, CLK = 12 Mhz.

  • Capacitancia de entrada D-FF = 3,5 pF

Mi intención es analizar el filtro RC y encontrar el voltaje de entrada V en el pin D.

  1. Descubrí que el propósito del filtro RC es proporcionar suficiente tiempo de espera. Pero estaba tratando de entender cómo se mejorará el tiempo de espera con un circuito RC en la entrada y cómo puedo calcular el tiempo de espera matemáticamente. Adivinado de esta manera, la lógica de datos alta o baja se almacenará en la capacitancia (20 pF) y esto estará disponible para el D-FF, por lo tanto, suficiente tiempo de espera. Básicamente, no estoy convencido y, lamentablemente, no hay ninguna referencia para este caso de Google, por favor comparta sus opiniones sobre el propósito del filtro RC y cómo calcular el tiempo de espera.

  2. ¿Cuál será el voltaje máximo (V) en el pin D?

Ver el enfoque de división de voltaje,

V metro a X = V D i norte X C (20pF) X C (20pF) + R (1k)

Si tomo la regla de división de voltaje, ¿cómo va a estar mal? ¿Cuál es el criterio para seleccionar la regla VD?

Otro enfoque:

V metro a X = V D i norte ( 1 – mi − t 1 R 1k C 20pf )

¿Cuándo puedo usar esta fórmula sobre la regla VD? ¿Cómo puedo seleccionar el tiempo t1?

Te estás confundiendo un poco. El filtro RC no tiene un tiempo de espera ya que sube o baja continuamente. Necesita un "muestreo y retención" en la tapa para mantener su carga el tiempo suficiente para que se lea como '0' o '1'. Tenga en cuenta que la lectura de un voltaje de aproximadamente 1/2 Vcc provocará una lectura desconocida, también conocida como estado metaestable. Para obtener lecturas sincrónicas, necesita dos flip-flops seguidos. Tienes lo básico de circuitos más complejos.
@ Sparky256, lo vi de esta manera, una resistencia y un condensador en serie en paralelo con la capacitancia del pin habrían contribuido más al tiempo de espera
Bueno, está sobremuestreando en una cantidad extrema, pero la salida del flip-flop tendrá fluctuaciones debido al ruido de Nyquist. Si solo desea conocer el voltaje de entrada 'D', considere la sincronización de una señal de 400 KHZ.
Cualquier cosa que sea el doble de la señal máxima proporcionará el máximo espaciamiento del espectro en el dominio de la frecuencia y, por lo tanto, no habrá ningún problema de alias, pero parece que también debería haber un límite superior para la frecuencia de muestreo para limitar el ruido de Nyquist.
¿Cuál es la forma de onda de la señal de 400 kHz? ¿Es sincrónico con el reloj de 12 MHz?
Sí, es una onda cuadrada en sincronía con los 12 MHz

Respuestas (2)

Este enfoque no va a funcionar. No tiene relación en su circuito entre el reloj de 12 MHz y la señal entrante (que supongo que es una onda cuadrada nominal, pero esto no cambia mucho).

Esto significa que para cualquier flanco de entrada en particular, no tiene idea de dónde caerá el flanco del reloj, y si verá una violación de configuración/retención.

El enfoque correcto aquí es poner en cascada tu flop con otro flop. Aunque es posible que el primer flop no obtenga una entrada limpia, se resolverá en uno de los dos estados legales. El segundo flop obtiene una configuración/retención dramáticamente mejorada en su entrada. El costo aquí es una mayor latencia: se necesitan 2 ciclos de reloj en promedio para muestrear el cambio de entrada (también podría ser 1 o 3).

La metaestabilidad afecta los flops que fluyen más significativamente que el flop de captura.

Básicamente, esta es la sección compartible del circuito en el que estoy trabajando. Y la intención es comprender el uso del filtro RC y el valor máximo de voltaje del pin de entrada también en detalle (consulte la pregunta - 2).
Su enfoque nunca va a funcionar. Según su comentario, necesito votar para cerrar como "no está claro lo que está preguntando".
Creo que la información compartida es suficiente para responder a la pregunta que he hecho. Pero podría editar la pregunta si se requiere alguna modificación.

Si el reloj de 400 KHZ está sincronizado con el reloj de 12 MHZ, el problema se convierte en el retraso de tiempo establecido por su filtro RC. Aunque no es una onda sinusoidal, las matemáticas dicen que crea un retraso de 125 nS y una caída de -3 dB a 7,957 MHz. Una onda cuadrada de 400 KHZ tiene bordes separados por 1,25 uS, durante un período de 2,5 uS.

Un flip-flop 74AC74 típico tiene un tiempo de configuración de 5,5 nS y un tiempo de espera de 0,5 nS, durante el cual la entrada 'D' debe ser estable durante el flanco ascendente del reloj.

Con una frecuencia de muestreo de 12 MHz, tiene un borde de reloj ascendente cada 8,33 nS. Con los valores de RC que tiene, debe obtener una salida que alterna entre '1' y '0' casi constantemente, con una tasa de fluctuación de 30 HZ. Agregué un dibujo para incluir un filtro de fluctuación, también sincronizado con el reloj de 12 MHz, pero con un retraso de 8,33 nS, NO transmitirá ninguna salida ruidosa del primer flip-flop.

NOTA: Con una onda cuadrada sincronizada y valores pequeños de R y C, es posible que NO haya fluctuaciones desde el primer flip-flop.

esquemático

simular este circuito : esquema creado con CircuitLab

¿Análisis máximo de tiempo y voltaje de espera para el flip-flop D?
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