VLSI: Modelado RC de un circuito CMOS digital

El modelo RC simple para la mayoría de los transistores en circuitos digitales, incluido en el libro CMOS VLSI Design de West-Harris, es así:

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Pero en otra muestra del libro, una puerta nand de 3 entradas modelada como se muestra a continuación:

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Cuando modelé el circuito usando el modelo básico, noté que falta un capacitor en el nodo resaltado. Debe haber dos condensadores en paralelo: uno entre Source-Body de B, llámalo Csb(B) y otro entre Drain-Body de A, llámalo Cdb(A).

Dado que se supone que ambos están conectados a tierra, deberían conducir a un condensador de 6C en el nodo resaltado.

Lo que quiero saber es que el modelo representado tiene errores tipográficos o me perdí algo en mis consideraciones.

Respuestas (2)

No, esto no es un error. Físicamente, la capacitancia fuente/drenaje es la capacitancia de la unión PN con polarización inversa formada entre la difusión de fuente/drenaje NMOS y el sustrato P (o pozo P). Cuando dos transistores del mismo tipo (NMOS o PMOS) se conectan en serie, a menudo es posible utilizar una sola región difusa como fuente de un transistor y drenaje de otro transistor. En ese caso, la capacitancia de la fuente/drenaje compartido no es el doble de la capacitancia de una sola fuente o drenaje aislado.

En la figura que proporcionó, parece que se supone que los transistores NMOS de tres series tienen regiones de fuente/drenaje compartidas. Por otro lado, parece que se supone que los transistores PMOS no tienen regiones de fuente/drenaje compartidas, por lo que cada uno contribuye con 2C a la capacitancia en el terminal de salida de la puerta. En mi experiencia, generalmente conectamos transistores paralelos para que los drenajes se compartieran siempre que fuera posible y dejar las fuentes como difusiones físicas separadas. Dado que las fuentes están conectadas a la energía oa tierra de todos modos, no hay ningún beneficio en reducir su capacitancia neta.

según lo que se muestra en mi respuesta, qué implementación de diseño también está involucrada, los transistores PMOS también comparten la misma difusión en uno de sus contactos, lo que conduce a una disminución de la capacitancia parásita de salida de 9C a 7C.
Como explicó, los drenajes se comparten siempre que sea posible y la capacitancia de la fuente no se trata ya que Vsb = VDD-VDD = 0 para transistores PMOS paralelos.

El área de difusión de A y B se comparte (como en la imagen de abajo), es decir, el drenaje de A y la fuente de B comparten la misma área, por lo que el capacitor no se duplicará y sería 3C, como se muestra en la parte inferior, que son transistores NMOS.la difusión se muestra en color verde


Imagen traída del mismo libro (West-Harris, CMOS VLSI Design) y conferencias UMBC.

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