Modelado de inductancia en serie con drenaje de seguidor de fuente

¿Cómo puedo modelar el efecto de una inductancia (del orden de 1 µH) en el drenaje de un seguidor de fuente?

El circuito en cuestión es una carga electrónica, conceptualmente esto (compensación, accionamiento de compuerta, etc. no se muestra para mayor claridad):

ingrese la descripción de la imagen aquí

Motivación

Estoy refinando el diseño descrito en esta pregunta mía anterior . Resulta que la estabilidad del circuito del amplificador operacional es muy sensible a la inductancia entre la fuente de alimentación bajo prueba y la carga, típicamente introducida por los cables usados ​​para conectar los dos.

Basado en lo que agrega L s r C Según la simulación de LTspice para la ganancia del bucle, parece que la inductancia interactúa con la capacitancia neta de drenaje a fuente del MOSFET para formar un circuito LRC que agrega un par de polos a alrededor de 1-2 MHz. La posición del doble polo se mueve según el MOSFET y el valor L utilizado, pero su posición también depende de las condiciones de operación porque la capacitancia del MOSFET cambia significativamente con V D S (más bajo V D S => mayor capacitancia).

En cualquier caso, me gustaría derivar una expresión simbólica que caracterice esta rama vertical del circuito de Load_IN+ a través del MOSFET a tierra, de tal manera que también tenga expresiones simbólicas para los polos (y quizás ceros) en términos de L, C y R. Así que tal vez algo de la forma:

A τ z s + 1 s 2 + 2 ζ s + ω 0 2

Lo que estoy pensando hasta ahora

Estoy pensando que el primer paso es elegir el circuito equivalente correcto, que es donde me encuentro con el primer enigma.

Los modelos de señal pequeña que he encontrado usan una fuente de corriente controlada por voltaje; esta es la forma más simple, ignorando todas las capacitancias y algunos otros detalles. El que terminaría usando incluiría al menos las capacitancias MOSFET parásitas:

ingrese la descripción de la imagen aquí

Mi enigma es la renuencia a colocar un inductor en serie con una fuente de corriente ideal, lo que en el caso ideal hace que aparezca un voltaje infinito en el inductor en un cambio de corriente de paso.

Así que estoy pensando que hay dos formas posibles de hacerlo:

  1. Reemplace la fuente de corriente controlada por voltaje (VCCS) con una resistencia controlada por voltaje.

  2. Déjelo como está, la fuente actual extraerá corriente de las capacitancias MOSFET durante las transiciones actuales, suavizando el d i / d t forma de onda Además, mientras las transiciones no sean súper rápidas, el d i / d t el voltaje inducido a través del inductor permanecerá lo suficientemente bajo como para mantener el MOSFET en su región de saturación, y la fuente de corriente será un modelo fiel.

    Solo haciendo algunos cálculos en miniatura, la carga electrónica debe proporcionar un sobreimpulso cero (digamos ζ = 0.5 ) 0 - 5 Un paso de corriente hasta una fuente de al menos 3 V (para probar suministros de 3,3 V) y 1,5 sería mejor. Y estaba pensando en un tiempo de subida fijo de alrededor de 1 µs (es decir, sin incorporar una velocidad de respuesta ajustable). Para una inductancia en serie de 1 µH, parece que significaría una d i / d t de 5 A/µs, produciendo 5 V a través L s r C que sería mayor que la tensión de alimentación del dispositivo bajo prueba. Eso me lleva a la siguiente opción:

  3. Necesito dos análisis, uno para el caso habitual de decir V s tu pag pag yo y > 10 V y otro para bajas tensiones.

¿Puede alguien con más experiencia en este tipo de cosas ayudarme a dar el siguiente paso?

Tan pronto como incluya la capacitancia de la puerta, no tendrá ningún problema con los vcc que producen cambios de corriente de paso.
¿Qué tal incluir la resistencia de salida MOSFET en el modelo MOSFET?
@rioraxe: la carga electrónica es una configuración de drenaje común (seguidor de fuente) con una resistencia de fuente de 0.1Ω, por lo que es el peor de los casos, r d s sería 20 Ω, que en paralelo con 0,1 Ω sería un error de aproximadamente 0,5 %. Así que me imagino que cae dentro de la tolerancia de mi resistencia de detección actual y la descuidé para este análisis. El modelo anterior es solo la forma más simple que tenía a mano, ya que la pregunta no era sobre dónde colocar las capacitancias y demás; el modelo que utilicé para el análisis real tiene varios bits más (y resulta que el drenaje y la fuente también se intercambiaron :)
Expresó su preocupación por la fuente de corriente ideal en serie con un inductor que produce un voltaje infinito debido al cambio de corriente de paso. La inclusión de r0 en paralelo con la fuente actual aborda eso, débilmente. Pero para el análisis real de señales pequeñas, a alta frecuencia, la inclusión de la capacitancia de puerta Cgs y especialmente Cgd es probablemente mucho más importante de todos modos.
@rioraxe: sí, esa era la idea principal que me faltaba. Una vez que me di cuenta de la respuesta de The Photon, vería grandes transitorios de voltaje (es decir,> V D S si la capacitancia no estuviera suavizando el d i / d t a través del inductor, todo comenzó a tener sentido en mi cabeza :) A veces, solo un poco de seguridad de alguien que ha estado allí antes es todo lo que se necesita :)

Respuestas (1)

Déjalo como está, pero incluye también la capacitancia de la puerta y la resistencia de la puerta en tu modelo. Con estos efectos incluidos, V gramo s nunca cambiará instantáneamente y, por lo tanto, el VCCS nunca producirá un cambio instantáneo en la corriente.

Si todavía ve grandes transitorios de voltaje en el nodo de drenaje, probablemente indica que su circuito debe cambiarse para evitar ese problema.

Modelado de inductancia en serie con drenaje de seguidor de fuente
RespuestasAquíPolítica de privacidad1y, 0v