Escuché que cada puerta lógica tiene un retraso de propagación en escala nanométrica.
A medida que la señal digital se propaga a través de las puertas lógicas, el resultado de la salida de la señal tendrá un retraso.
Aunque el retraso es tan corto ya que la unidad está en nanoescala o nanosegundos, aún no podemos subestimarlo porque la señal de salida puede ir a otra entrada de pin (en serie) que dará otro retraso (retraso aumentado) a la salida del punto final .
¿Podemos concluir que menos puertas lógicas significa que el progreso/cálculo/propagación será más rápido?
Sabemos que el operador AND da una salida ALTA solo si ambas entradas son ALTAS, de lo contrario, BAJA. Esa velocidad es estándar cuando se aplica usando puertas TTL.
¿Qué pasa si aplicamos las leyes de De Morgan, sabemos que una A AND Boperación es lo mismo que NOT(NOT(A) OR NOT(B)). Lo que solo genera más retraso en la propagación si aplicamos puertas lógicas a pesar de que ambas operaciones dan el mismo resultado.
Sabemos que hoy en día se utilizan cantidades masivas de puertas lógicas en las computadoras, y sabemos que todos los circuitos integrados (especialmente las CPU) están hechos de puertas lógicas. Si la CPU tiene menos puertas lógicas, ¿aumentará el rendimiento de la CPU?
Una pregunta científica que quiero hacer además de la pregunta del ingeniero: ¿Qué factores causan el retraso de propagación en un cable?
Puedo pensar en: tipo de cable, tecnología de transistores, temperatura. ¿Hay otros factores?
Definitivamente es el caso de que la frecuencia puede aumentar con una lógica más simple. Un procesador de 3 GHz tiene 333 picosegundos para completar cada operación. Unos pocos picosegundos adicionales de retraso significan una frecuencia de operación más baja. Hoy en día, gran parte del retraso es el retraso del cable, pero el retraso de la puerta lógica sigue siendo importante.
Sin embargo, el rendimiento no necesariamente aumenta. Las puertas están ahí por una razón. Hacen cosas útiles.
Las herramientas de síntesis lógica harán automáticamente cosas como aplicar la ley de Morgan y otras transformaciones más complicadas para obtener la implementación lógica óptima basada en las celdas estándar disponibles.
La idea básica es correcta. Menos puertas significan menos retraso de propagación desde la entrada hasta la salida de la red. Dado que el 99% de la lógica actual es síncrona, este retraso de propagación es el límite superior para la señal del reloj.
De hecho, una de las principales técnicas para acelerar el diseño lógico es la canalización: si corta una red lógica en el medio para que haga el trabajo en dos ciclos de reloj, la propagación de cada mitad es más o menos la mitad para que pueda elevarse. el reloj para exprimir algún nanosegundo; el almacenamiento en búfer y el fanout son otro gran problema, ya que la señal se está volviendo lenta y, en realidad, lleva un tiempo medible viajar por los "cables".
De todos modos, a nivel de silicio, no usa 'puertas convencionales' sino algunas primitivas específicas del proceso: algunas son las puertas habituales, otras son ... más extrañas (en FPGA, la primitiva básica es la tabla de búsqueda, por ejemplo). Afortunadamente, en estos días, el software hace la mayor parte del trabajo (dado el tiempo suficiente para ejecutarse)
Muhammad Ikhwan Perwira
NOT(NOT(A) OR NOT(B)), se puede comprimir conA AND B. Ambas operaciones dan el mismo resultado, pero si solo se usa la puerta AND, la operación será más rápidausuario_1818839
Transistor