pull-ups entre puertas lógicas

Estoy tratando de entender por qué, en este bit de circuito, usaron resistencias pull-ups entre los circuitos integrados lógicos de las familias 74LS y CD4000. Específicamente, estoy hablando de la matriz de resistencias RM1 y R1. Todos los IC en este circuito son alimentados por 5V. Hasta donde yo sé, se necesitan pull-ups cuando tiene salidas/entradas de colector abierto/puerta, y no para dispositivos TTL y CMOS, ¿me equivoco?

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Nota general: podría tratarse de una medida antifallos que lleva las entradas a un estado definido durante el encendido del dispositivo o una caída de tensión o situaciones similares, cuando la salida deja de recibir la alimentación adecuada.
@MarcusMüller - Ídem: dónde los circuitos integrados pueden estar enchufados o despoblados. (E incluso si el producto final tiene las placas de desarrollo IC soldadas, es posible que las tenga enchufadas).

Respuestas (1)

Este es un caso de interfaz entre familias lógicas (desde LS-TTL -a- CMOS). Aunque ambos se alimentan con un suministro de +5v, los niveles lógicos difieren:

  • La salida lógica baja para el 74LS93 es compatible con la entrada lógica baja para CMOS 4002. Aquí no hay problema.
  • La salida lógica alta de 74LS93 es marginal en comparación con la entrada lógica alta para CMOS 4002.

Esta es una cuestión de inmunidad al ruido: las resistencias pull-up aseguran que una lógica alta esté más cerca de Vcc de +5V en lugar de una V b mi inferior a +5V.

Peor de los casos V O H para 74LS93 es 2.7V
Es cierto, eso es con Vcc a un mínimo de 4.75V y cargado con corriente máxima (0.4mA). Cuando se carga ligeramente con CMOS de alta impedancia, fluye mucha menos corriente estática.

Mínimo aceptable V I H de 4002 es de 3,5 V
Claramente, el 74LS93 necesita ayuda adicional para llegar a 3,5 V. Las resistencias pull-up de 10k hacen el trabajo. Aun así, a velocidades más altas, la capacitancia puede ralentizar el flanco ascendente.

¿Cuánto afecta el pullup de 10k al margen de la lógica baja?
LS-TTL afirma con fuerza la lógica baja : puede hundir 8 mA mientras permanece por debajo de 0,5 V en el peor de los casos... una carga de 10k solo requiere 0,5 mA. En el lado de la entrada CMOS, un nivel bajo lógico es cualquier voltaje por debajo de 1,4 V. Tenga en cuenta que los umbrales lógicos CMOS dependen en gran medida de Vcc (+5 V), mientras que los umbrales LS-TTL son casi independientes de Vcc.
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