¿Por qué este capacitor no se descarga?

Está recibiendo corriente a través de la puerta SCR. Todo el circuito parece un poco tonto. Esto debería funcionar:

Ajuste C1 y R2 para el retraso deseado.

Agregado:

Esto se agregó en respuesta a una solicitud de aclaración en un comentario.

SW1 es solo para mostrar algunos medios para cargar el capacitor a Vdd. El punto del circuito es lo que sucede cuando se abre SW1. Digamos que Vdd es 5 V. Cuando se abre SW1, C1 se carga a 5V. Esto pone corriente a través de la base de Q1 a través de R2. Digamos que la caída de BE es de unos 500 mV. Esto es más bajo que lo habitual de 600-700 mV debido a la corriente muy baja. Eso deja 4,5 V a través de R2 en T=0, lo que pone 4,5 µA a través de la base de Q1. Digamos que se puede contar con Q1 para tener una ganancia de 50. Eso significa que puede soportar una corriente de colector de hasta 4,5 µA * 50 = 225 µA. Eso sería 10.6 V a través de R1, que es más que disponible, por lo que Q1 se satura y la entrada PIC se reduce.

Dado que se supone que la unión BE tiene un voltaje fijo, tenemos un decaimiento RC simple entre C1 y R2. C1 se carga inicialmente a 5 V y decaerá a 500 mV de acuerdo con nuestra suposición de que BE parece una fuente de voltaje fijo. Eso no es exacto, pero lo suficientemente bueno como para tener una idea aproximada de lo que sucederá. Hay otras incertidumbres mucho mayores, como veremos en breve. Entonces, el voltaje C1 decaerá exponencialmente de 5 V a 500 mV. La corriente base también decaerá de 4,5 µA a 0. La constante de tiempo es R*C, que es de 1000 segundos. Tenga en cuenta que incluso uno o dos µA de fuga en C1 cambiarán este valor significativamente. Si puede encontrar una especificación de fuga, será un máximo, por lo que la fuga puede estar en cualquier lugar desde ese valor hasta 0. Por lo tanto, la fuga del capacitor representa una incertidumbre significativa en el tiempo de caída. Seguimos con el 4.

Digamos que esta entrada PIC requiere que el voltaje esté por debajo de .2 Vdd para un nivel bajo lógico garantizado. Eso es 1 V en este ejemplo. Digamos también que el pin PIC está clasificado para una fuga máxima de 1 µA. Cuando el pin PIC está a 1 V, hay 4 V en R1, lo que significa que generará 85 µA. Ahora podemos ver que la fuga del pin PIC es insignificante con el valor elegido de R1. Lo agregaremos de todos modos para encontrar que Q1 debe hundirse 85 µA para mantener el pin PIC en el estado bajo de lógica garantizada. Dijimos antes que asumiremos que se puede contar con Q1 para tener una ganancia de 50, lo que significa que necesita 1.7 µA de corriente base para garantizar una salida lógica baja. Eso es 0,383 del valor inicial, que es 0,96 constantes de tiempo, o 960 segundos. Por lo tanto, dadas todas las suposiciones, la entrada del PIC se mantendrá baja durante al menos 960 segundos (16 minutos) después de abrir SW1.

En realidad, una tapa de 1 mF será electrolítica, por lo que tendrá una fuga significativa en comparación con la corriente de descarga inicial de 4,5 µA. Esto acortará el tiempo. Tiempos tan largos son difíciles con la electrónica analógica porque se necesita una combinación de alta capacitancia y baja fuga, que están en desacuerdo entre sí en el mundo real.

Ese fue el cálculo del tiempo mínimo . Incluso si C1 fuera un capacitor perfecto, una fuente de error muy importante proviene de la incertidumbre de la ganancia de Q1. Usamos 50 mínimo como ejemplo. Eso puede ser un mínimo razonable en gran parte de un rango operativo 2N4401, pero estas cosas rara vez se especifican en corrientes tan bajas. El mínimo podría ser menor, pero la ganancia máxima de un transistor a menudo puede ser muchas veces mayor que su mínimo. Es la ganancia impredecible de Q1 lo que hace que el retardo de este circuito sea impredecible en un amplio rango.