Número mínimo de CMOS complementarios a implementar F=ABC+(A+B+C)¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯F=ABC+(A+ B+C)¯F=ABC+\overline{(A+B+C)}?

Se requerirá un número mínimo de pares de transistores CMOS complementarios para implementar la función, F = A B C + ( A + B + C ) ¯ ¿son?

( A ) 6

( B ) 7

( C ) 8

( D ) 9

Intenté así, pero obtengo un par de 7 CMOS, pero la tecla de respuesta dice que es un par de 9 CMOS. ¿Cuál es el error que estoy cometiendo?ingrese la descripción de la imagen aquí

Respuestas (2)

Lo hiciste mal al conectar la salida de la primera etapa a la salida de la segunda etapa. La forma correcta sería:ingrese la descripción de la imagen aquí

TOTAL = 4 + 3 + 2 = 9 pares CMOS

señor, todavía tengo una duda, por favor aclare cuál será el resultado cuando lo coloque en cascada así en mi respuesta. Estoy confundido por qué eso está mal en realidad.
Impredecible/indefinido si ambas salidas manejan un nivel lógico diferente al mismo tiempo. No lo hacemos en un circuito.
Puede hacer eso SOLO para puertas de colector/drenaje abiertas, donde solo una de las puertas impulsa la salida a la vez, y otras puertas pasan al estado de alta impedancia. Consulte este artículo de Wikipedia: "Conexión lógica cableada"
No es sólo un problema de lógica. Para cualquier cosa que no sea ABC+(A+B+C)', uno o dos de los transistores NMOS en la primera etapa y uno o dos de los transistores PMOS en la segunda etapa estarían encendidos. Brevemente. Hasta que algo falla.

El problema no está en la segunda etapa, está en la 1ra etapa. A+B+C no debe conectarse en serie en nmos para obtener la respuesta requerida, es un error. Pero el no de ABC debe estar conectado en serie. Por lo tanto, necesita 3 compuertas no para preparar el no ABC. Entonces, ni siquiera se requiere la segunda etapa. Gracias.

Número mínimo de CMOS complementarios a implementar F=ABC+(A+B+C)¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯F=ABC+(A+ B+C)¯F=ABC+\overline{(A+B+C)}?
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