¿Necesito hacer un informe de tiempo para min/max en Análisis de tiempo estático en cuatro categorías de rutas de tiempo?

He estado estudiando para comprender el análisis de tiempo estático, también conocido como STA. Uno de lo que no puedo entender es si necesito hacer un informe de tiempo para min/max en Análisis de tiempo estático en cuatro categorías de rutas de tiempo.

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¿Debo tener cuidado con cada ruta de 4 categorías para hacer un informe de tiempo? ¿Si es así por qué? ¿O simplemente necesito hacer un informe de tiempo MIN/MAX? ¿Por qué?

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¿Podría guiarme con una descripción de la solución para cada categoría de violación de tiempo? Creo que, en el caso de la ruta R a R, será una de las soluciones para agregar una canalización F/F para la infracción de configuración e insertar un búfer para la infracción de retención.

Pero, Ni idea más en absoluto. ¿Podría guiarme para otras 3 categorías en el caso de configuración y retención de violación?

Estas son 4 situaciones, cada una tendrá criterios para el retraso de la hélice, algunas tendrán criterios para el establecimiento y el tiempo de espera, todas tendrán una frecuencia máxima

Respuestas (2)

Para los otros 3 casos, necesita saber más que lo que sale de la STA para esa parte. Necesita conocer los valores de temporización/retraso de las cosas a las que se conecta su dispositivo (FPGA, ASIC). Luego, debe crear manualmente una STA general para el dispositivo in situ.

  1. Tomemos primero el caso de Reg2out. Su informe STA da un CLK para el retraso de salida que probablemente incluye a) el retraso del reloj en el chip y el retraso en la distribución del reloj, b) CLK para el retraso de salida del flip flop (FF), c) el retraso a través de la lógica combinatoria y d) el retraso a través del pad de salida. Sin saber a dónde va esta salida, y si ese destino está cronometrado o no, no tiene sentido hablar de infracciones de configuración y tiempo de espera o qué margen tiene. Debe incluir el retraso y otra información de tiempo de su interconexión y su destino para evaluar cosas como la configuración y el margen de tiempo de espera.

  2. Para el caso de in2Out, necesita información de tiempo de lo que impulsa la lógica combinatoria e información de tiempo de dónde va la salida de la lógica combinatoria, además de los retrasos que salen de su STA.

Diagrama agregado

Aquí hay una ilustración para ayudar, de la pregunta de OP.

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Aquí estoy mostrando dos dispositivos, FPGA por ejemplo, uno alimentando al otro y usando un reloj común. Ejecuta su STA en ambos dispositivos. Luego usa el reloj para generar información del primer dispositivo, con el retraso de entrada y la información de tiempo SU/Hold del segundo dispositivo para ver si cumple con el tiempo. Asumo en este ejemplo que el reloj llega a los dos dispositivos exactamente al mismo tiempo. Si no es así, entonces eso también debe tenerse en cuenta.

Sí. Cada una de las cuatro situaciones de tiempo es una falla potencial para su diseño. Cada uno de ellos refleja una forma en que su diseño se especifica para el usuario... frecuencia de reloj máxima, tiempo de configuración de entrada, etc. Debe usar STA para verificar que se cumplan todos esos requisitos.

¿Hay alguna descripción de la solución para cada categoría de violación de tiempo? Creo que en la ruta R a R será una de las soluciones para agregar una canalización F/F para la infracción de configuración e insertar un búfer para la infracción de retención. Pero, Ni idea más en absoluto. ¿Podría guiarme para otras 3 categorías con violación de configuración y retención?
Puede usar la misma idea para los retrasos reg2out e in2reg. Si el retraso a través de la lógica combinacional es demasiado largo, divida la lógica en dos partes y coloque otro registro entre ellas. Por supuesto, esto aumenta la latencia de su sistema y solo usted puede decidir si eso es aceptable. Para el retraso de entrada y salida, creo que debería mirar la ruta real para decidir una solución.
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