Interpretación de puerta lógica CMOS

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Interpretación de puerta lógica CMOS

cmo
Física
puertas lógicas

JTaft121

Así que me encontré con esta pregunta interesante mientras investigaba las puertas lógicas CMOS:

Como se dice, una función lógica $Y$ se proporciona y debe crear una red lógica que lo implemente. Estoy familiarizado con cómo dibujar puertas lógicas CMOS cuando se me dan funciones lógicas, pero no estoy seguro de cómo interpretar $Y$ . Según tengo entendido, digamos que quería dibujar el PUN primero, tendría que resolver para $Y$ en términos de variables complementadas. Del mismo modo, si quisiera dibujar el PDN primero, necesitaría $\overline{Y}$ en términos de variables no complementadas (donde la barra indica un complemento).

¿Cómo interpretarías $Y$ ?

¿Puedes suponer que $Y=\overline{ABC+D}$ ? Si esta suposición es válida, siguiendo la lógica se obtiene $Y=(\overline{A}+\overline{B}+\overline{C})\overline{D}$ , para lo que puedo dibujar un PUN desde $Y$ es ahora en términos de solo variables complementadas. El PDN podría entonces encontrarse a través de la dualidad.

Otro pensamiento que tuve fue representar las variables no complementadas como variables doblemente complementadas (es decir, $A=\overline{\overline{A}}$ y así sucesivamente) y resolver desde allí.

eliot alderson

Como esto parece tarea, solo te daré pistas. No, no creo que puedas demostrar, usando álgebra booleana, que

Y = \bar{A B C + D}

$Y = \overline{ABC + D}$ . Un "piropo" es algo agradable que alguien dice sobre ti. La palabra que quieres usar es "complemento". Más allá de eso, no creo que tengas en mente el procedimiento correcto. Para encontrar el PDN que desea

\bar{Y}

$\overline{Y}$ en términos de variables no complementadas, porque una entrada alta a un transistor NMOS provoca una salida baja.

W5VO

Trabajando en mi cabeza, si solo tiene entradas no invertidas disponibles, creo que necesitará un inversor ... y una forma sería calcular ! Y, y luego seguirlo con un inversor para obtener Y. El teorema de De Morgan es tu amigo aquí.

JTaft121

¡Gracias por las respuestas! Cuanto más trabajo en el problema, más me doy cuenta de que se necesitarán inversores, ya que

Y

$Y$ no se puede resolver en términos de solo variables complementadas y

\bar{Y}

$\overline{Y}$ no se puede resolver en términos de solo variables no complementadas.

Y

$Y$ y

\bar{Y}

$\overline{Y}$ tendría que resolverse por separado, ya que ahora creo que la dualidad no se puede aplicar. Los circuitos PDN y PUN se verían bastante simples entonces, con entradas en los PMOS y NMOS siendo

\bar{A}

$\overline{A}$ ,

\bar{B}

$\overline{B}$ ,

\bar{C}

$\overline{C}$ y

\bar{D}

$\overline{D}$ Opuesto a

A

$A$ ,

B

$B$ ,

C

$C$ y

D

$D$ .

Respuestas (1)

Interpretación de puerta lógica CMOS

Como esto parece tarea, solo te daré pistas. No, no creo que puedas demostrar, usando álgebra booleana, que $Y = \overline{ABC + D}$ . Un "piropo" es algo agradable que alguien dice sobre ti. La palabra que quieres usar es "complemento". Más allá de eso, no creo que tengas en mente el procedimiento correcto. Para encontrar el PDN que desea $\overline{Y}$ en términos de variables no complementadas, porque una entrada alta a un transistor NMOS provoca una salida baja.
Trabajando en mi cabeza, si solo tiene entradas no invertidas disponibles, creo que necesitará un inversor ... y una forma sería calcular ! Y, y luego seguirlo con un inversor para obtener Y. El teorema de De Morgan es tu amigo aquí.
¡Gracias por las respuestas! Cuanto más trabajo en el problema, más me doy cuenta de que se necesitarán inversores, ya que $Y$ no se puede resolver en términos de solo variables complementadas y $\overline{Y}$ no se puede resolver en términos de solo variables no complementadas. $Y$ y $\overline{Y}$ tendría que resolverse por separado, ya que ahora creo que la dualidad no se puede aplicar. Los circuitos PDN y PUN se verían bastante simples entonces, con entradas en los PMOS y NMOS siendo $\overline{A}$ , $\overline{B}$ , $\overline{C}$ y $\overline{D}$ Opuesto a $A$ , $B$ , $C$ y $D$ .

Tony Estuardo EE75 · Answer 1

La suposición inicial se invierte.

El uso de todas las funciones NOR en inversores de drenaje abierto significa que la extracción compartida de R podría producir una respuesta más simple.

$Y=ABC+D$ como se indica

$Y={(\overline{A}+\overline{B}+\overline{C})}+ \overline{\overline{D}}$

Los diodos simples compartidos son "OR cableados" y los drenajes abiertos compartidos son "NOR cableados"

Luego, puede elegir los tipos N o P con polarización de salida complementaria para la baja impedancia activa de estado 0 o 1 en esta selección de PUN y PDN. Normalmente se prefería Nch con PUN para la salida, ya que Nch tenía una impedancia de salida ligeramente más baja para el mismo tamaño de chip.

Gracias por tu respuesta Tony. ¿Cómo obtuviste exactamente la expresión? $Y=(\overline{A}+\overline{B}+\overline{C})+\overline{\overline{D}}$ ? Si complementas dos veces cada variable, ¿no terminarías con $Y=(\overline{\overline{A}}+\overline{\overline{B}}+\overline{\overline{C}})+\overline{\overline{D}}$ ?

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Tony Estuardo EE75

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