Identificar condensadores de desacoplamiento en esquemas y enrutarlos correctamente a los circuitos integrados

Soy un estudiante de química que intenta replicar un diseño de PCB de 4 capas a partir de un esquema prediseñado. Este es mi primer proyecto de PCB.

El diseño:

La pila:

  • Capa superior de señal/componente (conectores, potenciómetros, botones)
  • Plano interno PWR
  • GND plano interno
  • Capa inferior de señal/componente (la capa con todos los componentes).

General:

  • Un procesador de señales de audio (unidad de retardo de audio).
  • Consumo de energía: Riel de +12 V: 188 mA máx. / Riel de -12 V: 48 mA máx.
  • Potencia digital: 3,3 V
  • Salida de audio: salida máxima de +10,5 V a -10,5 V
  • Salida de señal de reloj: 0V a 8.2V

Componentes principales:

El esquema completo se puede encontrar aquí.

Mientras estaba enrutando mi tablero, noté que algunos de los capacitores estaban conectados tanto a GND (desde el avión a través) como a PWR (3.3v, desde el avión a través) y nada más. Encontré esto extraño y luego aprendí que estos son presumiblemente condensadores de desacoplamiento utilizados para mitigar el ruido de CA en las pistas de alimentación de CC. Luego revisé el esquema y encontré algunos aparentemente aleatorios (para mí) independientes, conjuntos de condensadores conectados en paralelo en los esquemas, pero no pensé en ello.

STM IC, conjuntos presuntos de condensadores de desacoplamiento conectados en paralelo en la parte superior derecha:

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Sdram, con su presunto conjunto asignado de condensadores de desacoplamiento:

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Canal de salida de tiempo, con algunos supuestos condensadores de desacoplamiento:

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Canales de salida de reloj, con supuestos condensadores de desacoplamiento para dos canales pero no todos:

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Sección PWR con supuestos condensadores de desacoplamiento:

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Mis preguntas:

¿Cómo se identifica qué conjunto de condensadores de desacoplamiento debe pertenecer a un chip de potencia/IC determinado? ¿Por qué estas tapas no están conectadas directamente al IC en el esquema? Además, ¿cómo enruta uno estos condensadores a las almohadillas del IC?

Mis pensamientos:

  • Tomemos el chip STM, tiene 13 conexiones que van directamente (sin resistencia o capacitor conectado en serie) a 3.3V y 9 conexiones directas a GND. Iba a sugerir que estos deberían colocarse en paralelo entre los pads de 3,3 V y GND en el chip, pero el conjunto de capacitores conectados en paralelo más cercano al IC en el esquema consta de 2 juegos de 6 capacitores conectados en paralelo. Así que esto aparentemente no cuadra.

Un supuesto ejemplo de este enrutamiento:

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  • Dirija/conecte los capacitores juntos en paralelo y luego conecte las entradas/salidas de 3.3 V/GND en paralelo a las almohadillas respectivas. Un juego por dos lados IC.

Un ejemplo presunto de este enrutamiento (con 2 condensadores como ejemplo):

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Cualquier pensamiento sería muy apreciado.

Guau. Eso es aproximadamente 20 veces más grande que mis primeros proyectos... Y tiene el doble de capas... ¡Y estudié EE (pero no específicamente diseño de circuitos dentro de eso)!
Lo más probable es que cada parte haya sugerido omitir en la hoja de datos. Al menos el STM32 lo hace. ¿Has leído alguna de las hojas de datos del chip? Pero para clonar una PCB, necesita la PCB original para ver dónde está cada componente.
@Justme Estoy mirando las hojas de datos ahora. Sí, de hecho lo hago y he colocado los componentes en posiciones casi idénticas.

Respuestas (1)

¿Por qué las tapas no están conectadas directamente al chip en el esquema? Eso depende de quien dibuje el esquema. Sin embargo, con chips más grandes con múltiples pines pwr/gnd (p. ej., bga), es común dividir el símbolo esquemático en varias partes, siendo una parte los pines pwr/gnd. En cuanto a los límites de derivación de enrutamiento, se ha escrito mucho sobre esto. Recientemente se hizo la misma pregunta aquí y había enlaces útiles. Básicamente, desea minimizar el tamaño del bucle entre el chip y la tapa. La ubicación de las vías, la longitud/grosor de la pista, todos juegan un papel. La elección del capacitor real puede ser crítica: lea la letra pequeña en los gustos de las tapas X7R y YUV. El hecho de que sea un límite de 10uF no significa que realmente se acerque a eso.

En general, los límites de derivación en analógico son menos críticos: las corrientes y frecuencias máximas suelen ser menores. Por lo tanto, probablemente no sea necesario poner 4 tapas en un LM324.

..."4 tapas en un LM324..." - ?
Los amplificadores operacionales eran en realidad TL082, no lm324 como mencioné.
4 tapas? Me parece que los chips TL082 que manejan señales de reloj tienen 2 capacitores entre +12V-GND y -12VA-GND. Supongo que se agregan para mitigar el jitter del reloj.
Un par de condensadores para cada paquete tl082: no había mirado de cerca el esquema, por lo tanto, mi error. Si estuviera preocupado por la fluctuación del reloj, no estaría usando amplificadores operacionales.
Me preocupa el jitter. ¿No crees que ese es el motivo de su inclusión? ¿Por qué uno no usaría amplificadores operacionales? Por cierto, ¿qué consideras que es un jitter bajo?
por 'su' me refiero al par de condensadores
Los condensadores de derivación se utilizan principalmente para contrarrestar la inductancia de las pistas de alimentación de la placa de circuito impreso. Sin estos, los voltajes en los circuitos integrados rebotarían a medida que cambian y causarían problemas de integridad de la señal, lo que haría que el sistema no fuera confiable. La fluctuación que le preocupa probablemente se deba más a la latencia que a problemas relacionados con el circuito.
hmm ... Acabo de notar que los condensadores de derivación en los amplificadores operacionales manejan las señales del reloj y no en los otros amplificadores operacionales idénticos.
Identificar condensadores de desacoplamiento en esquemas y enrutarlos correctamente a los circuitos integrados
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