Cree un pulso que esté activo desde ~0.3 a 0.4 veces el período del reloj

Lo siento si la redacción es algo extraña, pero la pregunta es difícil de articular. Creé un IC Sample-and-Hold donde tengo un condensador de retención en la salida. Quiero cargar este condensador mientras el reloj está alto, pero también después de que la señal se haya estabilizado. ¿Hay alguna forma de retrasar la señal del reloj durante alrededor de 0.2xPeriod (para que se muestree después de la estabilización) y hacer que se caiga nuevamente después de alrededor de 0.4xPeriod (antes de que el reloj se apague)?

Adjunto una figura de lo que busco. Arriba está la señal de reloj suministrada al circuito, abajo está la señal de muestra ideal que quiero derivar de la señal de reloj.

ingrese la descripción de la imagen aquí

Hay muchas formas de implementar esto, todas ellas son específicamente útiles para un conjunto de condiciones. Entonces, ¿su escala de tiempo es correcta, es decir, estamos hablando de un reloj en el rango de MHz, con una amplitud de 1,25 V? ¿Cuál es la fuerza de la unidad?
Horario correcto. El reloj principal es de 1 MHz, con una amplitud de 1,2 V. La señal de muestra tiene que ser capaz de impulsar una carga de no más de unos pocos fF, todas capacitancias parásitas. Estoy buscando un circuito simple, con la menor cantidad de transistores posible, ya que esto simplificará el diseño.
¿Su pregunta está dirigida al diseño de circuitos integrados (por ejemplo, CMOS)? No es obvio a partir de su pregunta, pero puede ser el caso ya que indicó que creó un circuito IC S&H.

Respuestas (2)

la forma analogica

La forma sencilla es la siguiente:

  1. Convertir onda cuadrada a armónica (sinusoidal)
  2. Retrasa eso con un filtro
  3. use un comparador con un umbral fijo para lograr su ciclo de trabajo fijo

Afortunadamente, el paso 1 generalmente no es más que un filtro de paso bajo (es decir, un filtro RC), por lo que al ajustar eso, puede implementar el paso 2 en el camino.

El comparador puede ser en realidad un IC / circuito comparador, o simplemente un solo transistor polarizado adecuadamente.

Ventajas

  • barato
  • también funciona con frecuencias mucho más altas

Desventajas

  • depende de las tolerancias de los componentes analógicos
  • por lo tanto, podría ser intenso para sintonizar

La manera completa de PLL

  1. Obtenga un VCO a una frecuencia nominal N · 1 MHz, por ejemplo, N = 16
  2. Obtenga un PLL IC, o construya un circuito PLL, con un factor de reloj de N
  3. Disciplina tu PLL usando tu reloj de 1 MHz
  4. use contadores binarios simples, restablecidos por el reloj de entrada, en el reloj generado por VCO para implementar su retraso y su ciclo de trabajo de manera adecuada

Ventajas

  • Credibilidad de la calle
  • mucho menor fluctuación y mucha mayor precisión que el enfoque basado en filtro RC
  • alta flexibilidad

Desventajas

  • necesita PLL, VCO
  • el esfuerzo de diseño podría ser mayor

La forma digital perezosa

  1. Defina un jitter aceptable para la salida frente a la entrada de 1 MHz
  2. Obtenga un CPLD o FPGA con una fuente de reloj integrada o externa >> 1 MHz; la cantidad en la que ese reloj debe ser superior a 1 MHz depende de la fluctuación aceptable.
  3. Implemente un contador para los ciclos de reloj de alta velocidad que ocurren mientras su reloj de 1 MHz hace uno -> estimación de período
  4. implementar su retraso y ciclo de trabajo digitalmente

Ventajas

  • Recuento bajo de componentes
  • los pequeños CPLD y FPGA son baratos
  • Solo digital: poca dependencia de las especificaciones ambientales
  • alta flexibilidad (puede ajustar su 1 MHz tanto como desee, siempre que el CPLD/FPGA pueda dividir la cantidad de ciclos de reloj como desee, todo se adapta a la frecuencia)

Desventajas

  • Complejidad del diseño
  • cuantificación de posibles retrasos y ciclos de trabajo

La forma loca (alias Müller propone un truco)

Su secuencia de encendido y apagado también puede implementarse mediante algún registro de desplazamiento que produzca un 0, luego un 1 y luego un 0 nuevamente. Digamos que tiene otro reloj funcionando a 10 MHz fijos y es lo suficientemente bueno.

Simplemente use un registro de desplazamiento (cadena) con entradas de precarga enganchables paralelas y una interfaz serial de entrada/salida de datos. Conecte las entradas de precarga paralelas a dicha secuencia (que no necesita componentes externos, solo puentes de soldadura a GND y VCC); cablee la entrada de datos a tierra. Utiliza el flanco ascendente de su señal de 1 MHz para bloquear la secuencia y utiliza el reloj de 10 MHz de ejecución libre para enviar los bits al receptor.

En lugar de implementar esto usando circuitos integrados de registro de desplazamiento, también puede usar un microcontrolador en modo esclavo SPI y usar el reloj externo para afirmar la línea de selección de chip (es posible que necesite más piratería). Eso permitiría secuencias ajustables y un costo de integración muy bajo.

Entonces, lo que básicamente ha construido es algo así como una ROM que contiene la señal que desea generar, que lee secuencialmente a una frecuencia más alta que su frecuencia de entrada. Utiliza el reloj de entrada para restablecer la "dirección" de la ROM al comienzo de su secuencia.

Ventajas

  • propongo este truco
  • Es genial
  • Los futuros ingenieros estarán asombrados
  • ¿Mencioné que es genial?
  • Recuento y costo de componentes bajos

Desventajas

  • propongo este truco
  • Suena bien
  • Los relojes funcionan de forma asincrónica, por lo que esto depende de que su reloj superior sea relativamente estable en frecuencia, en comparación con su reloj de entrada.
  • Puede que no sea trivial de explicar
+1 para la credibilidad de la calle.
+1 por disciplinar tu PLL .

Si tiene una onda triangular o una onda de diente de sierra, utilice un comparador analógico con umbral ajustable.

ni siquiera necesita ser triangular o de diente de sierra: un seno funcionará igual de bien, solo que la relación ciclo de trabajo/umbral ya no es proporcional.