¿Cuándo necesito usar un circuito integrado de búfer de reloj?

Estoy diseñando un circuito y PCB para manejar 7 DAC desde un FPGA. (DAC es AD9762 )

¿Sería posible controlar las entradas de reloj en los 7 DAC con una sola salida de reloj (desde un pin de salida PLL) de la FPGA? ¿O es una receta para el desastre?

Será un reloj de un solo extremo con un máx. frecuencia de 125 MHz.

¿O debería usar un búfer de reloj para almacenar el reloj antes de cada entrada de reloj DAC?

Si es así, ¿es este un buen búfer de reloj? ( NB3N551 )

¿Hay uno mejor que pueda usar?

Editar: lo siento, debería haber mencionado: todos los DAC estarán en una PCB de 5 "x5" conectada a través de un cable plano corto (unas pocas pulgadas) a la placa FPGA.

Edit2: si puedo reformular la pregunta: si puedo pagar la habitación y el costo de los búferes de reloj, ¿hay posibles aspectos negativos? ¿O sería esa la forma segura de hacerlo?

No estoy familiarizado con estos chips en particular, pero lo primero que haría sería ("Circuit design 101") consultar la hoja de datos del fabricante. ¿Qué puede manejar el reloj y qué requieren los DAC, para empezar... Después de aprender lo que pude de eso, si todavía tenía preguntas, podría hacerlas en un foro de Internet...
Preguntas importantes para responder a esto: ¿Puede su FPGA suministrar ~25 mA desde su pin de salida? ¿Puede colocar los DAC cerca (dentro de un par de pulgadas) del FPGA o tiene alguna otra razón que signifique que debe colocarlos lejos? ¿Necesita que todos los DAC se actualicen simultáneamente (dentro de 1 ns entre sí) o está bien si se actualizan en momentos ligeramente diferentes?
@mickeyf, somos un foro de Internet... Jeep, ¿tienes problemas con el jitter entre las salidas del DAC?
@mickeyf, la hoja de datos en realidad es escasa en la información del circuito de entrada del reloj. También comencé un soporte técnico con esta pregunta.
@ThePhoton, Buenos puntos. Creo que el FPGA puede suministrar hasta 24 mA. También debería haber mencionado que los DAC se colocarán en la mitad de una PCB de 5"x5", pero conectados a la FPGA a través de un cable plano corto (unas pocas pulgadas). Es deseable actualizar los DAC lo más simultáneamente posible, ya que se trata de una aplicación de comunicaciones. ¿La estimación de ~25 mA es para un DAC o para los 7 DAC?
@Kortuk, esto todavía está en la etapa de diseño. Tengo un sistema de un solo canal que funciona muy bien, estoy tratando de extender el sistema a 7 salidas de transmisión. Minimizar el jitter es una prioridad.

Respuestas (2)

No habrá ningún problema (excepto por la potencia y el costo adicionales) si usa un búfer de fanout de reloj en este diseño, pero dudo que realmente lo necesite .

Debido a que todos sus DAC están ubicados a menos de 5 pulgadas entre sí, debería estar de acuerdo con un solo búfer de recepción al final del cable plano. El despliegue desde el búfer de recepción puede ser una estrella con terminación de serie fuente para cada línea de despliegue, como en la respuesta de apalopohapa, o una conexión en cadena con una terminación dividida en el otro extremo. La terminación dividida sería un resistor a tierra y otro a Vcc, proporcionando un equivalente de Thevenin de R0 a VCC/2. R0 coincidiría con la impedancia de su línea de transmisión nominal, dependiendo de la geometría de su vía. Es común usar una impedancia característica de 50 ohmios, pero ahorrará energía si usa un valor más alto como 75 o 100 ohmios.

Con un máximo de 5 pulgadas entre los DAC, estaría hablando de una diferencia de hasta 1 ns en los tiempos de actualización entre los DAC, fuera de un período de muestreo de 8 ns. La diferencia de tiempo sería muy repetible con el tiempo y la temperatura porque solo depende de la longitud de las pistas entre los chips.

NB Recuerde que, independientemente de cómo almacene en búfer su señal de reloj, también querrá almacenar en búfer sus señales de datos para gestionar su retardo y mantener los tiempos correctos de muestra y espera en las entradas del DAC.

Gracias. Es difícil encontrar un búfer fanout de reloj de un solo extremo. Idealmente, me gustaría encontrar uno que sea 1:8, pero aún no lo he hecho. Probablemente iré con fanout de estrellas con terminación de serie. Para mis señales de datos, estoy usando un registro de desplazamiento 74VHC595, por lo que se encarga del almacenamiento en búfer, pero probablemente también agregaré una serie de 50 ohmios en la salida de eso.
Siempre puede usar búferes de reloj de "retardo cero". Cypress fue una buena fuente de tampones 1:4 y 1:8; He usado sus 1: 4 de un solo extremo para interfaces MII de 25 MHz antes.

Puede colocar una resistencia de R ohmios (reemplace R con la impedancia característica de su traza) en serie para cada ventilador de reloj, "lo más cerca posible" del pin en el fpga (y no use la resistencia de serie interna que algunos oferta fpgas). De esta manera, los reflejos de cada nodo morirán al regresar a la fuente y no causarán disparos dobles en las otras entradas.

Me preocuparía que el DACS tuviera más de 0 ohmios de impedancia de entrada a una señal que probablemente esté en el MHz medio o alto para su contenido espectral.
Para una fuente TTL/CMOS con enrutamiento en cadena, la terminación a tierra no es una buena idea. Su fuente de reloj necesitaría suministrar aproximadamente 50 mA en estado alto. Probablemente sea preferible usar una terminación dividida (divisor de resistencia) que proporcione un equivalente de Thevenin de 50 (o 60 o 70 dependiendo de la geometría de la pista) a VCC/2.
Acordado. Eliminé la alternativa de conexión en cadena de la respuesta.
Buena idea. Gracias. Estaba mirando el esquema de la placa de evaluación para el chip DAC y parece que tienen una resistencia en serie y una resistencia a tierra en todas las entradas digitales y el reloj. No había pensado en agregar eso, pero es una buena idea.<br/> Desafortunadamente, no proporcionan valores ya que las líneas van a un encabezado en ese tablero. Puedo jugar con los valores más tarde, pero ¿hay alguna forma de calcular un buen aproximado? Dado que los DAC están dentro de las 5 pulgadas y los cables tienen aproximadamente la misma longitud.
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