¿Cómo funciona un PLL dentro de una FPGA?

He usado Altera FPGA desde el año pasado y me gustaría saber cómo funcionan los PLL internos. Principalmente, ¿realmente tiene algún tipo de circuito analógico en el interior para medir el desfase entre el VCO y la señal externa? Estas hermosas piezas son tan confiables en un amplio rango de frecuencias (actualmente 100 MHz y más, incluso en los modelos más baratos) que estoy impresionado.

Una buena idea sería leer la documentación del dispositivo, como el manual, por ejemplo.

Respuestas (1)

Es un PLL convencional con VCO, PFD, filtro y divisores:

Debo admitir que me molesta la brevedad de algunas de sus respuestas. ¡Al menos podría explicar qué es un PFD para los usuarios que no están familiarizados con los PLL!
@Federico Russo: Básicamente, la respuesta sugiere que los FPGA sí tienen circuitos analógicos para la detección de fase, etc. y que no hay nada mágico en los PLL de FPGA que los haga realmente diferentes de cualquier otro tipo.
@supercat: sí, pero una respuesta como esta grita "soy demasiado perezoso para dar una respuesta completa". Pero las respuestas de Leon Heller suelen ser breves.
@Federico: la respuesta de Leon puede ser breve, pero aún contiene información significativa. Recuerde que las personas que responden aquí son voluntarias y no están obligadas a responder en absoluto. Es posible que desee obtener información adicional, pero eso es un problema de su parte. Siempre que la información que se brinde aborde la pregunta y sea correcta, creo que votar negativamente es injusto. Después de todo, él es el único que respondió, lo que hace que su respuesta sea mejor que la de los demás, y no los estás rechazando a todos.
Los PLL convencionales también me están impresionando. =P
@FedericoRusso Podría editar la respuesta de Leon o escribir la suya propia; ampliando los términos, etc., reutilizando el enlace si es necesario. De cualquier manera, SO y sus usuarios ganan.
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