Circuito de retardo que tiene diferentes retardos de alto a bajo y de bajo a alto

Estoy tratando de diseñar un circuito integrado que pueda implementar un retraso de aproximadamente 100 ns, trabajando con un proceso de 180 nm. Con este proceso, un inversor tiene un retraso de picosegundos, por lo que requeriría demasiados en una cadena para lograr tal retraso. Decidí usar el siguiente circuito.

ingrese la descripción de la imagen aquí

Está consiguiendo el retraso que buscaba. Sin embargo, el retraso es solo para la transición de bajo a alto, en el de alto a bajo el retraso es mucho menor y no puedo entender la forma. Aquí están las figuras del circuito utilizado para la simulación y los resultados.

ingrese la descripción de la imagen aquí ingrese la descripción de la imagen aquí

¿Alguna explicación para el comportamiento? Esperaba que tuviera los mismos retrasos. Los inversores tienen una relación Wp/Wn = 2 para lograr retrasos de propagación simétricos.

"Los inversores tienen una relación Wp/Wn = 2 para lograr retrasos de propagación simétricos ". - Entonces, ¿son simétricos (sin el capacitor)? ¿Ha medido las corrientes de fuente y sumidero del modelo?
Normalmente, la velocidad de respuesta está limitada por Ron @ Vdd. Esto sugiere que su Pch no coincide alto.
@BruceAbbott, simulé los tiempos de propagación de un inversor sin carga y, de hecho, son simétricos, puedo proporcionar los resultados de las simulaciones más adelante.
@TonyStewartSunnyskyguyEE75 ¿Te refieres a una falta de coincidencia en los anchos? ¿Es eso posible si los retrasos de propagación son los mismos para el inversor?
Sospecho que el hecho de que solo el segundo inversor tenga una capacitancia considerable en su salida está causando esto, ¿es plausible esta teoría?
Los interruptores MOS tienen una capacitancia que puede no coincidir, pero es común que Pch tenga un Ron más alto que Nch para el mismo tamaño y eso puede resultar en tiempos de subida lentos y caídas rápidas. Además, los voltajes de umbral deben coincidir con el control del proceso. Puede intentar agregar un sesgo R para equilibrarlo. Pero no conozco los supuestos en su modelo.
¿Cómo vas a obtener el 1.55pF? Esperaría una variación de al menos +/- 50% para este circuito sobre la variación de fabricación, e incluso peor con la temperatura.

Respuestas (1)

Creo que el problema es simplemente que el pulso es demasiado corto para cargar el condensador por completo. Creé una simulación utilizando inversores de la serie CD4000 en una escala de tiempo lo suficientemente larga como para que los retrasos de propagación sean insignificantes y con una resistencia externa para garantizar una resistencia de salida simétrica. Mostró el mismo efecto que su circuito.

ingrese la descripción de la imagen aquí

ingrese la descripción de la imagen aquí

Con esta longitud de pulso corta (en relación con el tiempo de retardo), el condensador apenas tiene tiempo suficiente para cargarse por encima del umbral de entrada de la puerta antes de que finalice el pulso, luego solo tiene que descargarse un poco para volver a estar por debajo del umbral. El resultado es un retardo mucho más corto después del flanco descendente del pulso que el flanco de ataque.

Si el pulso fuera más largo o la relación de encendido/apagado estuviera más cerca del 50%, los retrasos serían más simétricos, pero si necesita retrasar un pulso intermitente corto manteniendo su ancho, esta técnica no es adecuada.

Circuito de retardo que tiene diferentes retardos de alto a bajo y de bajo a alto
RespuestasAquíPolítica de privacidad1y, 0v