Antirresonancia de múltiples capacitores de desacoplamiento en paralelo: ¿usar el mismo valor o múltiples valores?

Mi pregunta:

¿Es una mejor práctica poner condensadores del mismo valor en paralelo con condensadores de diferentes valores para desacoplar el ruido de alta frecuencia causado por los circuitos integrados digitales?

Fondo

Los circuitos integrados digitales necesitan un condensador de desacoplamiento cerca de sus pines de suministro para garantizar un voltaje estable durante los transitorios de energía y para lidiar con el ruido (principalmente para evitar que el ruido generado por el circuito integrado afecte a los circuitos vecinos). Parece sensato colocar un capacitor a granel (digamos 10-100uF), para que actúe como un depósito de energía, y varios capacitores más pequeños para manejar frecuencias más altas. La razón para colocar varios condensadores pequeños en lugar de uno solo es para tratar con su inductancia en serie equivalente (ESL), que en la práctica hace que se comporten como un circuito LC.

El efecto de la anti-resonancia.

Sin embargo, aquí es donde las mejores prácticas de diseño y el mito electrónico parecen mezclarse y confundirse para mí. A la mayoría de los ingenieros electrónicos que he conocido les gusta colocar varios capacitores de desacoplamiento de diferentes valores en paralelo (con los capacitores más pequeños más cerca del IC). La lógica detrás de esto es que cada capacitor se ocupa de una frecuencia de ruido diferente, como se muestra en la Figura 1.

Figura 1: Impedancia sobre la frecuencia de tres condensadores de diferentes valores en paralelo (cian) frente a su contribución individual (marrón, azul, rojo). Imagen tomada de https://www.allaboutcircuits.com/technical-articles/clean-power-for-every-ic-part-2-choosing-and-using-your-bypass-capacitors/

Figura 1: Impedancia sobre la frecuencia de tres condensadores de diferentes valores en paralelo (cian) frente a su contribución individual (marrón, azul, rojo). Imagen tomada de All About Circuits .

Tenga en cuenta el pequeño pico anti-resonancia. No parece ser un problema importante, y el comportamiento general de los tres condensadores diferentes en paralelo es muy superior a sus capacidades de desacoplamiento individuales.

Sin embargo, he leído en Electromagnetic Compatibility Engineering de [Henry W. Ott] que colocar capacitores de diferentes valores puede causar un pico de antirresonancia mucho mayor que puede ser muy dañino para nuestros diseños (consulte la Figura 2). De hecho, amplifica cualquier ruido que caiga en el rango de frecuencia anti-resonancia, lo cual es corroborado por este trabajo .

Figura 2: de Ingeniería de Compatibilidad Electromagnética, por Henry W. Ott, sección 11.4.4

Figura 2: de Ingeniería de Compatibilidad Electromagnética, por Henry W. Ott, sección 11.4.4. La inductancia de 15nH hace referencia a los condensadores ESL.

Debe pensar en cada tapa real como un inductor, una resistencia y un condensador en serie, y luego poner en paralelo un montón de ellos. El comportamiento de todo el sistema depende de los tres parámetros e, idealmente, debe ajustarse hasta que sea "suficientemente bueno", lo cual depende de los requisitos. "Tan plano como sea posible", por lo tanto, no es un buen requisito.
Depende de todo el sistema (que contiene planos de energía, decaps, etc.). Cuando se utilizan múltiples números de condensadores del mismo valor, hay altas posibilidades de antirresonancia con planos de potencia, de la misma manera, cuando se utilizan múltiples números de condensadores de diferentes valores, hay altas posibilidades de antirresonancia entre diferentes valores de condensador. El punto fundamental que necesitamos es simular un sistema completo con cualquier herramienta que tengamos (pueden ser herramientas simples de Excel/avanzadas)...
Confío en Henry Ott. Además, la mayoría de las veces no tengo espacio para múltiples valores en cada pin. Y a medida que aleja el capacitor del pin, su valor para el desacoplamiento disminuye rápidamente. Debe incorporar factores de diseño en su simulación. La inductancia de traza no es despreciable.
En muchos casos del mundo real, las resistencias: de los condensadores, los cables, la lámina de PCB (500 micro_ohmios/cuadrado), ¡la soldadura!, proporcionan una amortiguación adecuada. Para 1000uF y 100nanoH, resonando a 15,9 KHz, necesita 0,01 ohmios para Q=1. Para 0.1uF y 100nanoH, resonando 1.59MHz, necesita UN ohmio para la amortiguación Q=1.
Resumen: para condensadores de menos de 1uF, elija tapas con pérdida o cableado con pérdida (lámina de PCB, las trazas delgadas tienen pérdida, pero alta inductancia). Y la temperatura afecta la pérdida de un condensador.
las gorras más pequeñas tienen un ESL más bajo pero un ESR más alto, lo que podría combatir el pico

Respuestas (4)

Tengo un montón de observaciones que decidí convertir en una respuesta y tenga en cuenta que estoy muy feliz de pasar 30 minutos haciendo una simulación de esto si alguien puede indicar con precisión cuál fue el circuito de prueba que produjo los grandes picos antirresonantes. .

En primer lugar, no estoy seguro de seguir el circuito preciso de lo que describió Ott.

¿Están los inductores de 15 nH en serie con cada capacitor como se indica? Si lo son, entonces claramente está mal porque los condensadores más pequeños tendrán ESL más pequeños. ¿Hay alguna mención del efecto de carga resistiva del circuito que los condensadores están "suavizando"?

¿Cuáles son las inductancias de las trazas que alimentan los capacitores o los capacitores estaban conectados por planos de tierra y potencia?

En resumen, no estoy contento con la afirmación de Ott basada en la falta de un circuito claro que se pueda reproducir en un simulador. Si se puede poner a disposición un circuito claro, ¡entonces estoy interesado!

Muchas gracias por su respuesta. Según entendí el capítulo de Ott, él modela la inductancia de traza y el ESL para cada capacitor como una inductancia de 15 nH. Él asume que cada capacitor está conectado con su propio rastro, y creo que descuida la resistencia en serie (tanto del capacitor como del rastro). Por lo tanto, simplifica las cosas y modela cada capacitor como un capacitor ideal en serie con dicha inductancia de 15nH.
@andresgongora Esa es mi preocupación: ha modelado algo que no representa la realidad.

Ya lo estás haciendo bastante bien para llegar a la resonancia paralela. Depende de su aplicación. Si está tratando de suprimir/pasar por alto, por ejemplo, los picos de Ethernet, debe usar límites paralelos que tengan caídas de impedancia en la frecuencia fundamental y algunos de los armónicos.

La solución "perfecta" es utilizar cerámicas de tipo ESL bajo que suelen caracterizarse por tener las almohadillas en los extremos largos. Estos tienden a tener una impedancia en el espectro que es tan baja o más baja que la que tienen los chips MLCC regulares en sus inmersiones. También son menos vulnerables a los picos de impedancia porque hay muy poca inductancia involucrada.

Aquí hay una buena reseña de lo que está sucediendo aquí, una fuente importante de estas resonancias son los pads de componentes, los planos de potencia y las vías, no tanto el capacitor en sí: http://ntuemc.tw/upload/file/20120419205619a4fcf.pdf

Algunas personas piensan que de todos modos no debería apuntar a obtener sus caídas en las frecuencias de conmutación fundamentales porque permite que el chip haga bordes más rápidos, pero no estoy seguro de comprar eso. La caída de impedancia estaría en la frecuencia fundamental, no en los armónicos más altos que forman ese borde agudo.

Gracias por su rápida respuesta. Mi problema específico es que quiero desacoplar un circuito con muchos PWM. Lo que significa que no tengo frecuencias fundamentales claras a las que pueda apuntar. Sin embargo, ¿debería mantener los condensadores con valores diferentes?
PWM es un poco complicado. Por lo general, es una frecuencia bastante baja, ¿no? Entonces, una cerámica grande (10 µF o algo así) debería cubrir las frecuencias de interés. La regla general con las tapas de paralelismo es que tiene un condensador de tanque "grande" (puede ser electrolítico o MLCC "grande") y luego un condensador más pequeño para captar altas frecuencias que se pueden sintonizar a la frecuencia de conmutación fundamental del IC (piense en el muestreo frecuencia, frecuencia de señalización PHY ..). A menos que tenga una razón específica para capturar frecuencias específicas como los armónicos de onda cuadrada, deje los límites de MLCC de diferentes tamaños en paralelo lo suficientemente solos.
Creo que tengo problemas con los armónicos (subidas muy pronunciadas, que no me puedo permitir perder amortiguando). También su alta frecuencia (para PWM, eso es) de hasta 1 MHz dependiendo de la configuración de mi sistema. EDITAR: Después de su edición: por lo tanto, recomienda usar condensadores del mismo valor, ¿verdad?
Irónicamente, la carga original aún está activa, pero el enlace de la unidad no está disponible.
@ananas-hoi Ese debe haber sido el holocausto de mi disco hace un par de años, ya que tenía el disco llenándose sin archivos que coincidieran, así que básicamente quemé todo hasta que finalmente llegué a 0 de uso.

Resumen: los condensadores individuales necesitan amortiguación; para tapas de 100uF, la soldadura y la lámina de PCB pueden ser suficientes (10 miliOhm, si L = 10 nH); para 1uF, utilice 0,1 ohmios; para 10nF, use 1 ohm, etc.

Aquí con 4 capacitores, 100U/1U/10n/100p y 10nH ESL, el pico depende de las pérdidas en cada capacitor {Considero sqrt(L/C) un buen comienzo; por lo tanto, 10nH y 10pF necesitan 3,1 ohmios, que no he usado aquí; sin embargo, 10nH y 100uF necesitan 10 miliohmios, que se ilustran en la tercera captura de pantalla.}

Examinemos esta respuesta, con 1 microOhm ESR en cada límite. Observe que la caída más baja es de -120dB. Zsource es de solo 50 ohmios.ingrese la descripción de la imagen aquí

Ahora esta respuesta, con 1 miliohmio ESR en cada tapa. Zsource es de 50 ohmios.

ingrese la descripción de la imagen aquí

Y ahora 10 miliohmios de ESR para cada tapa, Zsource es de 50 ohmios.

ingrese la descripción de la imagen aquí

Y con 10milliOhm en cada cap, con el Zsource ahora 1uH + 50 ohms

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Aquí está (solicitado) SCE sim [disponible en robustcircuitdesign.com de forma gratuita] con 4 tapas idénticas de 1UF, cada una con 10nH ESL y 10milliOhms. NO HAY PICOS, porque los 10 miliOhm amortiguan esos picos. [o es el Zsource, de 50 ohms y 1uH, que amortigua??]

ingrese la descripción de la imagen aquí

En la simulación anterior, no había picos. Entonces inserto 3 inductores entre las 4 tapas. Ahora una simulación de esas 4 tapas + 3 inductores (lámina de PCB, 10nH cada uno). Observe los retornos de pico (la ESR es solo 1 UN miliohmio, para mostrar el pico), a -20dB.

ingrese la descripción de la imagen aquí

¡Muchas gracias! Sus simulaciones muestran claramente que, según lo declarado por Ott, podemos esperar picos de anti-resonancia muy altos en ciertas frecuencias (aquí 1,05 MHz, 10,5 MHz y 105 MHz). ¿Podría también simular lo que sucede cuando los capacitores tienen el mismo valor para comparar? Con decir 10mOhm ESR. No tengo acceso a Signal Chain Explorer (lamentablemente).
Signal Chain Explorer se puede descargar gratis.
Gracias por la referencia. Yo mismo he estado jugando un poco con el software. Entonces, a juzgar por los experimentos, a menos que sepa exactamente dónde cae mi ruido, preferiría usar condensadores del mismo tamaño, ¿verdad? Pero debido a que los capacitores a granel tienen ESL y ESR altos, se pueden agregar a la mezcla sin problemas. Por favor corrígeme si me equivoqué.
No creo que usar la tapa de amortiguación 1R tenga sentido, ya que esencialmente anularía la funcionalidad de derivación que desea con el capacitor para comenzar.
@Barleyman Estoy evitando colocar una impedancia adicional en la ruta de alimentación de mi aplicación. He estado ejecutando simulaciones similares a las de analogsystemsrf, y veo que la antirresonancia es más compleja de lo esperado.
@andresgongora ¿Qué has aprendido sobre el bypass? ¿Ha logrado los bordes rápidos (¿qué velocidades de borde? del PWM?
¿No son esos valores de simulación un poco exagerados (irrealmente malos)? Los valores de ESR generalmente están en el rango de 10 miliohmios (0402 y 0603 caps), no 1 miliohmio. Los valores de ESL están en el rango de 100 de picohenrys, no 10nH. Así que calculaste con un Q extremadamente alto, lo que hizo que la anti-resonancia se viera muy fea. Estoy buscando algunas especificaciones de mayúsculas y haciendo algunas simulaciones, así que me pregunto si hice algo mal o qué, pero esos valores se ven muy diferentes a los suyos.

Para complementar las respuestas de otros:

Los límites del mismo valor también pueden resonar juntos si considera que están conectados entre sí con trazas o planos de inductancia distintos de cero. Lo más probable es que no obtenga un gran pico de resonancia en la impedancia, pero obtendrá un poco de corriente circulante en la alimentación/tierra cuando las tapas suenen juntas.

Antirresonancia de múltiples capacitores de desacoplamiento en paralelo: ¿usar el mismo valor o múltiples valores?
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