Se ha hablado mucho en otros hilos de preguntas y respuestas sobre cómo conectar condensadores de desacoplamiento a un circuito integrado, lo que da como resultado dos enfoques completamente opuestos al problema:
Según [ Kraig Mitzner ], la opción (a) es preferible para los circuitos integrados analógicos. Veo la lógica detrás de esto, ya que la inductancia de la vía y el capacitor de desacoplamiento forman un filtro LC de paso bajo que mantiene el ruido alejado de los pines del IC. Pero según [ Todd H. Hubbing ], opción (a):
[...] suena como una buena idea hasta que aplique algunos números realistas y evalúe las ventajas y desventajas. En general, cualquier enfoque que agregue más inductancia (sin agregar más pérdida) es una mala idea. Los pines de alimentación y tierra de un dispositivo activo generalmente deben conectarse directamente a los planos de alimentación.
En cuanto a la opción (b), [ Kraig Mitzner ] (el autor de la figura anterior) dice que es preferible para circuitos digitales, pero no explica por qué. Entiendo que en la opción (b) los bucles inductivos se mantienen lo más pequeños posible; pero aún así, permiten que el ruido de conmutación del IC entre con bastante facilidad en los planos de potencia, que es lo que quiero evitar.
¿Son correctas estas recomendaciones? ¿En qué razonamiento exacto se basan?
EDITAR: considere que la vía desde el IC conduce al capacitor y las vías se mantienen lo más cortas posible. Se muestran en la figura como trazos largos solo con fines ilustrativos.
Al ejecutar algunas simulaciones básicas con valores exagerados, es evidente que termina intercambiando la altura de la espiga con la altura del anillo.
Con el circuito A, obtiene menos picos en el pin IC Vcc y más anillo, y con el circuito B, ocurre lo contrario.
Sin embargo, tenga en cuenta la corriente en la traza hacia el condensador en el circuito B, se invierte.
La otra opción que no ha mostrado es colocar el plano de potencia debajo del IC para que las longitudes de seguimiento sean iguales. Esto le brinda lo mejor de ambos mundos, como se muestra en la tercera gráfica. Nuevamente, aunque la corriente en la línea de tapa se invierte.
De esos gráficos, en realidad diría que el circuito A es mejor para digital, ya que los bordes espurios son más problemáticos que la ondulación, y el circuito B es mejor para analógico. En última instancia, C es lo mejor. Pero cuando se trata de términos como "mejor", entra en juego la opinión.
Sin embargo, en última instancia, de cualquier manera, debe mantener el capacitor y la vía lo más cerca posible del pin usando rastros mínimos entre ellos para minimizar la inductancia del rastro. Por ejemplo, usando la combinación apretada de almohadilla/vía como se indica en la respuesta de Peufeu.
Para obtener la inductancia más baja, coloque la vía al plano de tierra en el costado de la tapa en lugar de al final de un rastro delgado. Puedes poner dos vías, una a cada lado, es aún mejor.
(leer la fuente )
Ahora, teniendo en cuenta el circuito que se muestra, el IC está en un paquete SOP o SSOP, lo que significa que hay más de 5 nH de inductancia de cable de conexión y marco conductor dentro del paquete. No importará un nH extra de inductancia traza en la línea de alimentación. Si se trata de un chip digital, se logrará un desacoplamiento de plano óptimo con las huellas a la derecha de la imagen, y puede conectar el pin de alimentación del IC a la almohadilla de la tapa.
Si se trata de un chip analógico sensible en un plano digital, entonces agregar una resistencia y/o una ferrita antes de la tapa es una idea mucho mejor.
Trevor_G
Polinomio