Conexión de clavija de alimentación IC para inmunidad al ruido y desacoplamiento

Se ha hablado mucho en otros hilos de preguntas y respuestas sobre cómo conectar condensadores de desacoplamiento a un circuito integrado, lo que da como resultado dos enfoques completamente opuestos al problema:

  • (a) Coloque los condensadores de desacoplamiento lo más cerca posible de los pines de alimentación del IC.
  • (b) Conecte los pines de potencia del IC lo más cerca posible de los planos de potencia, luego coloque los capacitores de desacoplamiento lo más cerca posible, pero respetando las vías.

Figura del diseño completo de PCB usando OrCad Capture y PCB Editor de Kraig Mitzner, que muestra la ubicación del capacitor de desacoplamiento y vía para uno de los pines de alimentación; aunque los pines de alimentación adyacentes podrían conectarse con dos pistas paralelas a vías o condensadores de desacoplamiento para reducir aún más los bucles inductivos para las corrientes de retorno

Según [ Kraig Mitzner ], la opción (a) es preferible para los circuitos integrados analógicos. Veo la lógica detrás de esto, ya que la inductancia de la vía y el capacitor de desacoplamiento forman un filtro LC de paso bajo que mantiene el ruido alejado de los pines del IC. Pero según [ Todd H. Hubbing ], opción (a):

[...] suena como una buena idea hasta que aplique algunos números realistas y evalúe las ventajas y desventajas. En general, cualquier enfoque que agregue más inductancia (sin agregar más pérdida) es una mala idea. Los pines de alimentación y tierra de un dispositivo activo generalmente deben conectarse directamente a los planos de alimentación.

En cuanto a la opción (b), [ Kraig Mitzner ] (el autor de la figura anterior) dice que es preferible para circuitos digitales, pero no explica por qué. Entiendo que en la opción (b) los bucles inductivos se mantienen lo más pequeños posible; pero aún así, permiten que el ruido de conmutación del IC entre con bastante facilidad en los planos de potencia, que es lo que quiero evitar.

¿Son correctas estas recomendaciones? ¿En qué razonamiento exacto se basan?

EDITAR: considere que la vía desde el IC conduce al capacitor y las vías se mantienen lo más cortas posible. Se muestran en la figura como trazos largos solo con fines ilustrativos.

En frecuencias más bajas no importará mucho, y en frecuencias altas suceden cosas extrañas, sin embargo, preferiría la opción A en todos los casos generales por una sola razón. En la opción B, la corriente en la traza entre la vía y el capacitor en realidad pasa de casi cero a un pico al cambiar y tiene que invertirse al final de una operación de cambio para recargar el capacitor.
La otra opción que no se muestra aquí es colocar el plano de potencia debajo del IC. Donde las restricciones de diseño lo permitan, esto permite la colocación equidistante de la vía y el capacitor al pin de alimentación.

Respuestas (2)

Al ejecutar algunas simulaciones básicas con valores exagerados, es evidente que termina intercambiando la altura de la espiga con la altura del anillo.

ingrese la descripción de la imagen aquí

Con el circuito A, obtiene menos picos en el pin IC Vcc y más anillo, y con el circuito B, ocurre lo contrario.

Sin embargo, tenga en cuenta la corriente en la traza hacia el condensador en el circuito B, se invierte.

La otra opción que no ha mostrado es colocar el plano de potencia debajo del IC para que las longitudes de seguimiento sean iguales. Esto le brinda lo mejor de ambos mundos, como se muestra en la tercera gráfica. Nuevamente, aunque la corriente en la línea de tapa se invierte.

De esos gráficos, en realidad diría que el circuito A es mejor para digital, ya que los bordes espurios son más problemáticos que la ondulación, y el circuito B es mejor para analógico. En última instancia, C es lo mejor. Pero cuando se trata de términos como "mejor", entra en juego la opinión.

Sin embargo, en última instancia, de cualquier manera, debe mantener el capacitor y la vía lo más cerca posible del pin usando rastros mínimos entre ellos para minimizar la inductancia del rastro. Por ejemplo, usando la combinación apretada de almohadilla/vía como se indica en la respuesta de Peufeu.

Gracias por sus simulaciones y conocimientos. Sin embargo, ahora estoy aún más confundido que antes con respecto a si (a) o (b) son mejores para analógico y digital, respectivamente. Su razonamiento es exactamente lo contrario al de Kraig Mitzner. Además, quería preguntar por qué es tan malo que la corriente se invierta. Gracias de nuevo.
Me inspiró a ejecutar la misma simulación, pero observando el voltaje en el plano de potencia (agregué un inductor adicional entre la vía y la fuente de voltaje en su circuito, y lo midí allí). La configuración (a) tiene algo de ondulación, pero solo es alrededor de 10 mv. La configuración (b) tiene una ondulación similar, pero obtengo un gran pico de voltaje de aproximadamente -0.7V a una frecuencia muy alta. Tienes toda la razón. (a) es mucho mejor para digital, ya que mantiene el ruido de alta frecuencia alejado de la distribución de energía. Además, (c) que tiene la menor inductancia funciona mejor para el IC, pero no evita que el ruido de alta frecuencia llegue a la distribución de energía.
Estoy de acuerdo con los resultados de Trevor. La opción (a) es mejor para circuitos digitales.
@Guill Ignorando la opción (c), dos rastros independientes, y considerando solo (a) y (b): el resultado de Trevor implica que Mitzner y Hubbing (autores citados en la Q) parecen estar equivocados, ya que (a) parece mucho mejor que (b); tanto intuitivamente como en simulación. Sin embargo, creo que hay mucho más en esto y la razón por la que ambos proponen (b) sobre (a). Después de todo, uno de ellos trabaja para Orcad... ¿Hay alguna otra fuente a la que pueda acudir?
@Trevor_G Acepté su respuesta porque parece completamente razonada y las simulaciones ayudan mucho. Todavía estoy un poco confundido acerca de por qué el resultado final contradice a los otros autores (para mí autorizados). En cualquier caso, seguiré tu ejemplo y jugaré con simulaciones para ver qué sucede :) Gracias.

Para obtener la inductancia más baja, coloque la vía al plano de tierra en el costado de la tapa en lugar de al final de un rastro delgado. Puedes poner dos vías, una a cada lado, es aún mejor.

ingrese la descripción de la imagen aquí

(leer la fuente )

Ahora, teniendo en cuenta el circuito que se muestra, el IC está en un paquete SOP o SSOP, lo que significa que hay más de 5 nH de inductancia de cable de conexión y marco conductor dentro del paquete. No importará un nH extra de inductancia traza en la línea de alimentación. Si se trata de un chip digital, se logrará un desacoplamiento de plano óptimo con las huellas a la derecha de la imagen, y puede conectar el pin de alimentación del IC a la almohadilla de la tapa.

Si se trata de un chip analógico sensible en un plano digital, entonces agregar una resistencia y/o una ferrita antes de la tapa es una idea mucho mejor.

Imagine entonces que en: (a) conecto la vía lo más cerca posible del cable del IC, y justo al lado el capacitor de desacoplamiento; y que en (b) hago exactamente lo mismo pero al revés. Ahora las trazas son lo más cortas posible como se muestra en su figura (inductancia mínima). Ahora bien, ¿qué configuración es mejor para mantener los planos de potencia lo más desacoplados posible del ruido de conmutación? Ahí es donde realmente me confundo. Gracias :)
Conexión de clavija de alimentación IC para inmunidad al ruido y desacoplamiento
RespuestasAquíPolítica de privacidad1y, 0v