Cómo calcular valores para condensadores de desacoplamiento

Básicamente, desea algo lo suficientemente cerca del pin que, en las tasas de borde en juego, el rebote no sea tan malo, y luego algo más alejado con (posiblemente) suficiente ESR para amortiguar todo para evitar que el ESL mucho más alto del cableado de suministro arruine las cosas arriba.

ESL es lo crítico, no en la capacitancia de primera instancia y eso es impulsado casi en su totalidad por la geometría del paquete.

En general, eso significa un 0603 o 0402 cerca del pin del paquete, y el valor realmente no importa tanto, por lo que 100nF está fácilmente disponible, es barato y cada casa de ensamblaje tiene un carrete MONSTRUO de ellos en el alimentador, eso es lo que necesita. use, 10n/100n/1u, en su mayoría no importa.

La cantidad de límites está impulsada por el deseo de minimizar las áreas de bucle (el área de bucle aumenta la inductancia) y, francamente, la mayoría de las veces lo hacemos en exceso (a veces enormemente) porque las cosas básicamente no cuestan nada, y el tiempo perdido si necesita otro y no lo hace. No tener un lugar para ponerlo NO es gratis.

Para placas realmente extremas, la simulación PDN es una cosa, básicamente usar solucionadores de campos electromagnéticos para optimizar la colocación de la tapa para el ruido más bajo, pero a menos que esté haciendo algo como una placa base de servidor, es tan costoso que simplemente disparar algunas tapas de desacoplamiento adicionales es más barato y más fácil. .

Una trampa común (¡que incluso se ve en hojas de datos y notas de aplicaciones!) es algo así como un par de valores en paralelo y con solo una década de diferencia, a menudo el pico de impedancia resonante resultante será muy desagradable.

Condimente algunas cosas con parásitos razonables que incluyen inductancias de rastreo razonables, ESR y ESL y descubrirá maravillas, es un ejercicio que vale la pena.

tl; dr: no se trata solo de los valores máximos, sino también de sus parásitos.

La respuesta técnica basada en datos es: lo modela si tiene acceso al muy costoso software de integridad de energía que tiene en cuenta todo el diseño físico y todos sus parásitos, incluidos los de los capacitores. Usted optimiza el diseño para lograr la impedancia de potencia objetivo deseada, mientras minimiza todas las áreas de bucle para los dispositivos anulados. El software cuesta cientos de miles de dólares, y llevarlo a un resultado preciso requiere muchos meses de trabajo. Para un proyecto complejo, de gran volumen y con un cronograma agresivo, podría valer la pena.

Para el resto de nosotros, sigue algunas reglas generales consagradas, teniendo en cuenta cierto conocimiento del comportamiento y el mal comportamiento de los condensadores (como el efecto anti-resonancia y polarización).

Un par de esas 'reglas generales':

Las versalitas funcionan mejor para alta frecuencia porque sus parásitos son más pequeños . Son más efectivos cuando el diseño de la placa mantiene la inductancia al mínimo. Por eso se colocan cerca de los alfileres.

0.1uF ha demostrado ofrecer un buen equilibrio entre parásitos y capacidad para frecuencias de interés a nivel de placa. Algunos diseñadores mezclarán 0.1uF con valores más grandes y más pequeños para lograr una respuesta de frecuencia más amplia, pero esto debe hacerse con cuidado para evitar la antirresonancia. Esto se puede modelar utilizando SPICE o una de sus alternativas gratuitas (p. ej., LTSpice) utilizando modelos proporcionados por el fabricante.

Esto trae otra 'regla general': cuando mezcle valores, use un espacio de 5 a 10x para evitar la anti-resonancia. Es por eso que eligieron 0.1 + 1uF: están lo suficientemente lejos el uno del otro para que sus picos de resonancia no interactúen (mucho, de todos modos).

Rápido y sucio, puede usar la herramienta KEMET K-SIM para simular valores de límite combinados y cómo interactúan sus resonancias. Pruébelo aquí: https://ksim3.kemet.com/capacitor-simulation

Dicho todo esto, aquí hay una buena guía de Murata para esas cosas. https://www.murata.com/~/media/webrenewal/support/library/catalog/products/emc/emifil/c39e.ashx

¿Cómo se calculan estos valores?

Pregunta : ¿Cómo calculamos qué tan grande debe ser una pala?

Respuesta :$\text{ }\text{ }$nosotros no; prácticamente todos los fabricantes de palas tienen el mismo tamaño porque, a través de años de experiencia en la fabricación, venta y uso de palas y la libertad de transferencia de información, un tamaño equivalente a una capacitancia de 100 nF es más o menos correcto.

Por supuesto, las palas vienen con variaciones en el tamaño y algunas personas usarán capacitores de 10 nF en cada riel de suministro de IC, pero la razón puede ser puramente qué elemento de stock tienen o puede ser impulsado por el circuito de 10 nF que genera frecuencias más altas (y corrientes de suministro de mayor frecuencia) y, por lo tanto, mejores capacitores con frecuencias autorresonantes más altas son una opción sensata. 10 nF tiene una resonancia propia más alta que 100 nF en igualdad de condiciones.

¿Cuántas tapas necesitamos usar en paralelo?

Bueno, creo que respondiste eso cuando dijiste " tapas de cerámica de 0.1uF en cada pin de alimentación ".

Murata - Manual de aplicación para supresión de ruido de fuente de alimentación y desacoplamiento para circuitos integrados digitales

https://www.murata.com/~/media/webrenewal/support/library/catalog/products/emc/emifil/c39e.ashx

Este manual de aplicación de 85 páginas proporciona información sobre la teoría y la práctica del desacoplamiento. Los dispositivos de desacoplamiento se caracterizan por una medida práctica llamada pérdida de inserción. La pérdida de inserción de varios valores de condensadores de derivación se muestra en condiciones de prueba específicas.

Si desea conocer la capacitancia mínima específica y la ESL y ESR máximas que necesita o puede lograr, debe tener en cuenta los requisitos de los componentes, el diseño de PCB y la geometría de las trazas. Y dado que la colocación de condensadores cambia el diseño y las trazas de la PCB, puede convertirse en un problema recursivo. En otras palabras, aquí no hay cálculos simples con lápiz y papel. Este es territorio de simulación.

Sin embargo, de manera más general, lo que necesita saber es la velocidad de borde del IC, las tolerancias de voltaje, los requisitos de corriente transitoria y aproximadamente la inductancia de seguimiento que conduce al IC.

Desea que la capacitancia total sea lo suficientemente alta para que las tolerancias de voltaje no aumenten o disminuyan más allá de las tolerancias de IC en las frecuencias bajas, pero desea que la inductancia sea lo suficientemente baja para que las corrientes de alta frecuencia no tengan que tomar rutas de retorno largas alrededor del Tablero que produce ruido y EMI. Esto significa que debe mirar las curvas de impedancia del capacitor y apuntar a la impedancia adecuada en las frecuencias clave de operación para asegurarse de que la inductancia sea lo suficientemente baja. La colocación de capacitores en paralelo aumenta adecuadamente la capacitancia y reduce la inductancia parásita general, lo que ayuda a que la carga alta demande corrientes de baja frecuencia y corrientes de alta frecuencia sensibles a la inductancia.

Colocar varios capacitores de diferentes valores puede empeorar las cosas porque cada capacitor es una capacitancia con una inductancia parásita y cuando son diferentes pueden resonar entre sí para producir picos de ruido, lo que empeora las cosas si las frecuencias operativas de su IC caen en esos picos.