Pregunta basada en inversor CMOS de Sedra&Smith, circuitos microelectrónicos

Daré un enfoque, centrémonos en el NMOS por ahora, ya que la entrada del inversor es VDD, esto debería estar ENCENDIDO mientras que el PMOS debería estar APAGADO. Suponga que el NMOS está en la región del triodo (un interruptor "totalmente" encendido). Tienes:

$$I_D=\mu_nC_{ox}\frac{W}{L}\bigg[(V_{GS}-V_{tn})V_{DS}-\frac{V_{DS}^2}{2}\bigg]$$

Observe que para valores pequeños de$V_{DS}$, el término cuadrático podría ser despreciable.

$$I_D\approx \mu_nC_{ox}\frac{W}{L}(V_{GS}-V_{tn})V_{DS}$$ . Así que la resistencia del canal, es aproximadamente,

$$R_{DS_{on}}\approx\dfrac{V_{DS}}{I_D}=\dfrac{1}{\mu_nC_{ox}\frac{W}{L}(V_{GS}-V_{tn})}$$

Con eso, puede estimar cuánta corriente puede pasar a través del NMOS y no exceder el$V_o$requerimiento < 0.5V ya que:

$$V_o\approx I_D\cdot R_{DS_{on}}\tag1$$

Tienes todos los valores de las constantes para encontrar la resistencia del canal. Tienes$V_o$, así que solo tienes que resolver para$I_D$En 1).

Que pequeñas necesidades$\dfrac{V_{DS}^2}{2}$ser comparado con$(V_{GS}-V_{tn})V_{DS}$para que la aproximación sea precisa?

$$(V_{GS}-V_{tn})V_{DS}>>\dfrac{V_{DS}^2}{2}$$ $$(V_{GS}-V_{tn})>>\dfrac{V_{DS}}{2}$$

$$V_{DS}<<2\cdot(V_{GS}-V_{tn})$$

En este problema, usted está buscando un$0.5\text{V}$máximo en$V_{DS}$. Eso podría considerarse mucho más pequeño que$2(10-2)=16\text{V}$.

Este requisito de voltaje máximo en la red de salida solo quiere garantizar que Vo sea lo suficientemente bajo como para ser considerado una lógica '0' cuando tenga '1' en la entrada del inversor.

Tenga en cuenta que si el voltaje de entrada fuera 0 V en lugar de VDD, debería seguir un procedimiento similar para el dispositivo PMOS. En tal caso, buscaría minimizar la caída en la resistencia de encendido del PMOS para que el voltaje de salida siga siendo lo suficientemente alto como para leerse como un '1'.