¿Una larga cadena de inversores induciría fluctuaciones?

Recientemente diseñé un controlador de alta velocidad con el reloj funcionando a una frecuencia más alta de 10 GHz. Pero a medida que el período del reloj se acorta, descubrí que la situación de inestabilidad es demasiado grave para ignorarla.

Para ayudar a que funcione el reloj de alta frecuencia, ajusto el fanout del búfer para que sea 2:3, lo que significa agregar muchos búfer (inversores CMOS) para formar una cadena de reloj de GHz (más de 20 etapas), (seguramente parece anormal para mí al principio, pero creo que no hay mejor opción), ¿será eso posiblemente el responsable del nerviosismo? ingrese la descripción de la imagen aquíLa siguiente imagen muestra el reloj a 7GHz.ingrese la descripción de la imagen aquí

Muestra tu esquema. Sin él, "buffer fanout" y "20 etapas" no tienen sentido.
La reducción de la fluctuación de fase es una operación de filtrado o acondicionamiento. Necesitarías algo como un PLL.

Respuestas (1)

Inversores/búferes idénticos, cada uno con fuentes de KTnoise internas independientes, aumentarán la fluctuación de tiempo en sqrt (Número de inversores). [La visualización de Jitter resultante será gaussiana, con un centro dominante de curva de campana definida y colas simétricas muy tenues; la pantalla de alcance de la pregunta OP no muestra eso. Por tanto, la causa de Tj no es el ruido aleatorio.]

Usando TimeJitter = Vnoise/SlewRate, necesita aumentar la velocidad de rotación y/o reducir el Vnoise.

La basura VDD, idéntica a todos los inversores, puede ser un problema porque esa fluctuación determinista simplemente se suma... porque la basura es común a todos los circuitos.

Hagamos un poco de matemáticas: suponga que su ancho de banda es de 100 GigaHertz para sus inversores. Suponga que su Rnoise es de 60 ohmios (por lo tanto, la densidad de ruido es de 1,0 nanovoltios/rtHz). Suponga que sus inversores son un conjunto de inversores CMOS, con SlewRate de 0,5 voltios/25 picosegundos. ¿Cuál es la fluctuación por etapa?

El ruido total (ignorando cualquier factor pi/2) es 1,0 nVrms * sqrt (100 GigaHz) = 1e-9 * 3,16e5 = 3,16e-4 = 0,314 milivoltios rms.

SlewRate es 0.5v/25pS o 1v/50pS o 20 Billones de Voltios/segundo o 2e+10voltios/segundo.

Usando la Ley de Ohm para Jitter --- Tj = Vn/SR --- tenemos

T j = 0.314 metro i yo yo i V o yo t s / 2 mi + 10 v o yo t / s mi C o norte d = 0.15 ∗ 10 [ − 3 − ( + 10 ) ] = 0.15 ∗ 0.1 pag S = 15 F mi metro t o S mi C

Por cierto, la escala estándar (intensidad de la unidad) para los inversores CMOS es de aproximadamente 3, por lo que debería ser posible 1:3:10:30:100. Si su Vt es << VDD, esa relación puede ser 1:5:25:125, lo que revelarán las simulaciones.

{EDITAR} Gray y Meyer discuten el modelado de ruido. Para bipolares, rbb' a menudo domina. Para CMOS, 1/g te da una aproximación muy cercana al mecanismo de ruido. Como sugirió Neil_K, la fuente de alimentación es un riesgo. MIC5205 tiene una densidad de ruido de 200 nanovoltios/rtHz. ADP151 es de 20 nanovoltios/rtHz. ADP7159 tiene 1,7 nanovoltios/rtHz.

{EDIT #2} Considere la densidad de ruido de 200 nanoVolt/rtHz de MIC5205. Si el ancho de banda de ese LDO es de aproximadamente 1 megahercio, el ruido de salida será de 200 nV * sqrt (1 000 000 Hz) o 200e-9 * sqr (1e6) == 200e-9 * 1+3 = 200 microvoltios rms.

Según la hoja de datos, ese regulador TPS73201 también tiene ruido de conmutación, generado internamente. Tendrá que predecir el nerviosismo causado por eso. Observe que no hay colas gaussianas en la pantalla de su osciloscopio.

Utilice la fórmula---- Tjitter = Vnoise/SlewRate ---- para predecir el jitter.

{edit#3} Cambió 0,314 voltios a 0,314 milivoltios; el resultado es 15femtoSec ​​Tj

Tenga en cuenta que el PSRR de la lógica de modo actual de CML es alto, de CC a Gigahercios, si se usa como entrada y salida diferencial. PSRR de CommonSource+Rload es cero. El PSRR de los inversores CMOS es de 6dB.

El LDO TPS73201 elegido produce 250uV de basura a 4MHz.ingrese la descripción de la imagen aquí

Bastante justo, quedan dos preguntas: (1) ¿Cómo puedo calcular el Rnoise real? Recuerdo que Rnoise es un ruido térmico con una expresión como 4kTR, pero ¿de dónde viene esta resistencia en este escenario, que aparentemente no está incluido en la simulación? (2) Durante el proceso de simulación, descubrí que a medida que aumenta la frecuencia, la ampliación tiende a reducirse (Vt = 0,4 V, VDD = 1,2 V) para permitir subir/bajar en un período de tiempo más corto, o la ampliación no debería no cambiar?
No voy a agregar mi respuesta, la suya es bastante completa, pero mencionaré otro mecanismo de ruido que me mordió donde me siento al diseñar un sintetizador de bajo ruido. Un búfer cuyo retraso de propagación es una función del voltaje del riel (es decir, todos ellos) convertirá un voltaje de suministro ruidoso en fluctuaciones. No todos los LDO son iguales, el MIC5205, por ejemplo, es >20dB peor para el ruido del riel que el ADP151, y el ADP7159 es mucho mejor que el 151. Un RC pasivo entre el LDO y el búfer también puede ayudar. Los transistores analógicos a menudo serán mejores que los búferes lógicos para la fluctuación adicional.
@Neil_K Gracias. Esos 3 LDO mostraron el efecto esperado, ya que noiseFloor es 1/Itierra del servoamplificador. Aproximadamente. Y el PSRR era pobre, para el Iground más bajo.
@analogsystemsrf@Neil_K Gracias a ambos. He usado TPS73201 de TI como fuente de alimentación, que dice tener 30 μVrms de bajo ruido (10 kHz-100 kHz). ¿Cómo puedo saber si es elegible para mi diseño?
Después de conversar con un ingeniero local, concluimos que el TPS73201 es su problema.
Cualquier estado en el jitter?
¿Una larga cadena de inversores induciría fluctuaciones?
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