Primero quiero preguntar, ¿por qué se invierten S y R cuando se compara un pestillo SR con una puerta NAND y NOR? Me parece extraño que estén invertidos.
En segundo lugar, ¿por qué es malo que suceda un comportamiento de transición múltiple? ¿Simplemente desborda el circuito o algo así? Si S y R no obtienen 0 - 0 o 1 -1 al mismo tiempo (dependiendo de si es NOR o NAND), no debería haber ningún problema con el circuito (a menos que esté viendo esto mal)
Sin embargo, con el mismo tren de ideas, surge otro problema cuando permite que el flip flop se conecte en cascada si las entradas S y R (nuevamente, así es como lo entendí, podría estar completamente equivocado) no son estables antes y después del estado de transición de el reloj. ¿Por qué sería un problema? Todavía no puedo ver el problema aquí.
Otra pregunta que tengo es, cuando hacemos una tabla de verdad completa, usamos la entrada Q(t). ¿Por qué usaríamos el estado actual en la tabla de verdad? ¿No es redundante poner el presente y el siguiente?
Por último, ¿una tabla de excitación es solo una simplificación de la tabla de verdad completa?
La inversión de la entrada se debe a que las entradas NAND están activas (forzando la salida) cuando están bajas, y las entradas NOR están activas (forzando la salida) cuando están altas. El estado actual es necesario en la tabla de verdad ya que el siguiente estado puede depender tanto del estado actual como de las entradas.
Si observa ambas salidas de un SR-latch, un conjunto activo anulará el valor de salida de la puerta a la que está conectado el conjunto. Lo mismo se aplica al reinicio, por ejemplo, un reinicio activo anulará el valor de salida de la puerta a la que está conectado. Si pone Set y Reset en la condición 'ilegal' donde ambos están activos, fuerza ambas salidas a "00" para un latch NOR y a "11" para un latch NAND.
Si ambas señales de entrada parten de la condición 'ilegal' (ambos S y R activos), puede crear un circuito árbitro . Cuando una de las entradas ahora se vuelve inactiva, el pestillo SR recordará qué entrada fue la primera en quedar inactiva, mientras la primera entrada permanezca inactiva. Eso puede ser útil, por ejemplo, para arbitrar entre múltiples circuitos que utilizan un bus en un diseño asíncrono.
Sin embargo, para el diseño digital secuencial, el uso normal del SR-latch es recordar uno de los dos estados previos y volátiles (no tres como en el árbitro), por lo que debe tener cuidado de no configurar Set y Reset activos al mismo tiempo. tiempo, ya que su salida final estará determinada por cuál de las entradas se desactiva primero. Por ejemplo, si Set y Reset quedan inactivos en el mismo borde del reloj, tiene muy poco control sobre el estado en el que termina.
Para transiciones casi simultáneas tanto en Set como en Reset (para las transiciones SR "10"=>"01", "01"=>"10" y "11"=>"00"), puede ingresar a un estado metaestable , donde durante un tiempo la salida no es ni '0' ni '1'. Esto prácticamente significa que no puede determinar cómo afectará a la(s) puerta(s) que está manejando. Dado el tiempo suficiente, el estado metaestable se corregirá debido al ruido, pero no se sabe a qué valor. (En un árbitro, es posible que no le importe en qué dirección va, sin embargo, debe diseñar para mantener un posible evento de metaestabilidad lo suficientemente corto y pequeño para evitar producir un "reconocimiento" del que termina retractándose. Esto puede no ser posible a menos que esté haciendo un análisis completo diseño personalizado, y puede ser difícil incluso entonces).
circuito fantasioso
crosley
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