Pico en la forma de onda de salida del inversor debido al acoplamiento Cgd

Entonces, mientras analizaba las formas de onda, noté picos en la salida durante las transiciones de entrada para puertas como inversor, nand, etc., por lo que me pidieron que buscara el efecto Miller para explicar el fenómeno. Después de leer el tema (cómo aparece Cgd en la entrada y la salida), descubrí que esto se debe al acoplamiento capacitivo de la entrada a la salida por la capacitancia de drenaje de la puerta. No puedo comprender la teoría detrás de esto por completo ni puedo entender cómo el pico vuelve a la tensión de alimentación después de unos momentos. ¿Puede alguien darme una explicación detallada de este efecto? PD. así es como se ve casi la forma de onda, excepto que los picos aparecen cuando la salida cambia a uno y cuando cambia a 0 (opuesto a la forma de onda) como:ingrese la descripción de la imagen aquí

¿Qué tal un diagrama de circuito?
Este tipo de picos a menudo indican condensadores de derivación de suministro inadecuados o demasiado alejados en lugar de un problema de Cgd.
¿Te refieres a un sobreimpulso de vanguardia en ambas polaridades con un controlador de puente o salida CMOS? Desajuste de la impedancia de carga con la inductancia

Respuestas (2)

Para cambiar el voltaje a través de un capacitor, necesita corriente:

i C = C d v C d t

el condensador C gramo d conecta la entrada con la salida. Entonces, si la entrada cambiara instantáneamente de 0V a VDD, el voltaje sobre C gramo d tendría que cambiar de VDD ( v o tu t = V D D , v i norte = 0 V ) a -VDD ( v o tu t = 0 V , v i norte = V D D ) instantáneamente. ¡Esto solo podría suceder si una cantidad infinita de corriente fluye a través del capacitor!

Cuando la entrada aumentó repentinamente de 0 V a VDD, el transistor NMOS se encendió y el transistor PMOS se apagó. Como sabrá, el transistor NMOS estará saturado y hundirá una corriente bastante constante a tierra. ¡Esta corriente está lejos de ser infinita! Y así, el capacitor solo puede disminuir lentamente su voltaje. Instantáneamente , debería retener todas sus cargas ya que no ha tenido tiempo de perderlas a través del NMOS. Entonces, en el momento exacto en que la entrada cambia, la salida tendrá que seguir con la misma cantidad de voltaje.

Instantáneamente , la salida saltará de V D D a 2 V D D ... si no hay otras capacitancias presentes .

Si hay condensadores conectados a la salida, no les gustará que la salida cambie instantáneamente porque significaría que también necesitan una corriente infinita. Entonces C gramo d tendrá que "luchar" por el voltaje de salida con todas las demás capacitancias conectadas a la salida (en realidad, las cargas almacenadas en las capacitancias se redistribuyen, esta redistribución de cargas dará como resultado una corriente instantánea infinita ) .

El voltaje de salida que acordarán dependerá de la capacitancia de esos capacitores. Al final, esto hace que la salida no salte sobre el total V D D , pero un voltaje más pequeño.

Verá que si aumenta la capacitancia en la salida, el pico será cada vez más pequeño. Desafortunadamente, la velocidad de respuesta en la salida también será cada vez más pequeña...

La siguiente figura resume todo en una sola imagen. C L es la capacitancia de carga total, que es la suma de todas las capacitancias conectadas a un voltaje constante.

Etapas de inversor pulsado (entrada ideal)

Esta es, con mucho, la explicación simple y mejor que tengo para este fenómeno. Gracias.

Examine este esquema de un inversor CMOS:

esquemático

simular este circuito : esquema creado con CircuitLab

Los valores de C1 y C2 que usó en el esquema me están dando un gran retraso, así que los reduje en femtos. Incluso entonces, no entiendo la forma en que la entrada se acopla a la salida durante un período tan pequeño. Para el pico positivo, una parte de la entrada se agrega a la forma de onda de salida, pero ¿cómo es que la salida cae por debajo de cero durante la otra transición?
Suponga que los FET tienen una potencia de accionamiento de 100 uA. Calculemos la inyección de carga C_gate_drain_overlap. Suponga una superposición de 0.1pF Cgd, con un borde de 10 picosegundos para 2 voltios. ¿Cuál es la corriente? Q = C V, I = C * dV/dT, y si I es mayor que 100 uA, la entrada ha sobrecargado la salida. Ahora calculemos la corriente que fluye a través del 0.1pF. I = C dV/dT = 1e-13F * 200 mil millones de voltios/segundo = 1e-13 * 2e+10 = 2mA. La corriente de desplazamiento a través del Cmiller es 20 veces más fuerte que los FET de salida del inversor.
Muchas gracias, tiene mucho sentido ahora. Lo que quiere decir es que la transición de 10ps de la forma de onda de entrada está causando una corriente de drenaje comparativamente más alta para cargar la capacitancia de carga, lo que resulta en un pico y cuando la entrada se ha estabilizado en vdd después de 10ps, la corriente resultante debido a Cgd es insignificante y así la espiga desaparece. Entonces, ¿Cgd juega un papel solo durante la transición y puede ignorarse prácticamente en cualquier otro lugar?