Memoria DDRx: ¿reloj de memoria frente a reloj de bus de E/S?

Cuando me refiero a las memorias DDR/DDR2/DDR3/DDR4, no puedo entender la diferencia entre el reloj de memoria y el reloj de E/S.

Según: https://en.wikipedia.org/wiki/Double_data_rate

DDR-200: reloj de memoria = 100 MHz, reloj de bus de E/S = 100 MHz;
DDR2-800: reloj de memoria = 200 MHz, reloj de bus de E/S = 400 MHz;
DDR3-1600: reloj de memoria = 200 MHz, reloj de bus de E/S = 800 MHz;
DDR4-3200: reloj de memoria = 400 MHz, reloj de bus de E/S = 1600 MHz

¿Podría alguien explicar qué es el reloj de memoria y el reloj de bus de E/S aquí? Porque entiendo que el controlador de memoria proporciona solo un reloj al chip de memoria, que es la mitad de la tasa de datos.

Gracias.

Respuestas (3)

El reloj del bus de E/S siempre es la mitad de la velocidad de datos del bus.
ejemplo: DDR2-800: la velocidad de datos del bus es de 800 MT/s, el reloj de E/S es de 400 MHz.

El reloj de memoria es el reloj que sincroniza el controlador de memoria:
DDR1: 1/2 de la tasa de datos del bus, debido a la captación previa de 2n
DDR2: 1/4 de la tasa de datos del bus, debido a la captación previa de 4n
DDR3: 1/8 de la tasa de datos del bus, debido a 8n-prefetch

Dos relojes diferentes en DDR para MC (controlador de memoria y PHY):
Reloj DFI: el valor es igual al reloj de la memoria
Reloj DFI PHY: el valor es igual al reloj IO

Gracias, eso fue útil. Entonces, para resumir, por ejemplo, en el caso de DDR2-800, la velocidad de datos del bus es de 800 MT/s (que se menciona en su nombre), el reloj de E/S es la mitad a 400 MHz y el reloj de la memoria es 1/4 a 200 MHz. (Reloj de memoria ---> Reloj de bus de E/S ---> Velocidad de datos de bus). Menciono todo esto solo para mí.

Las memorias DDR, DDR2 y DDR3 siguen la DDRxxx/PCyyyyclasificación.

El reloj real de las memorias DDR, DDR2y DDR3es la mitad de la velocidad del reloj etiquetada. Por lo tanto DDR400las memorias funcionan a 200 MHzsus DDR2-800memorias a 400 MHZ.

La velocidad del reloj del bus es la velocidad real de su FSB (el FSB conecta el procesador (CPU) de su computadora a la memoria del sistema).

Gracias, Prakash. Pero eso todavía no responde a mi pregunta original, en cuanto a qué es el reloj de memoria y qué es el reloj de E/S cuando se refiere a la memoria DDRx. De hecho, entiendo el reloj de memoria, que es proporcionado por el controlador de memoria y es la mitad de la velocidad de datos, pero según Wikipedia, el reloj de memoria para DDR2-800 es de 200 MHz y el reloj de E/S es de 400 MHz. ¿Porqué es eso? ¿Qué es entonces el reloj de E/S? ¿Por qué el reloj de memoria es 1/4 de 800?
Creo que debería ser la frecuencia a la que los IO (pines) son controlados por el controlador de memoria, por lo que es a la frecuencia de operación de DDR a la que lee o escribe datos.
Reloj de memoria, proporcionado por el sistema a la memoria, ya que es DDR2-800, su velocidad de datos (MT/s) es de 800 MT/s, para que la frecuencia de E/S DDR sea de 400 MHz, ya que es DDR para producir R/W a 400 MHz se alimenta con 200 MHz.
Gracias por las respuestas. Creo que lo entendí bien.
El reloj de memoria es el reloj real proporcionado por el controlador de memoria al chip de memoria, que es de 200 MHz para el chip DDR2-800. Los IO funcionan a una frecuencia de 400 MHz y, dado que es DDR, la tasa de transferencia de datos real es 2 x 400 = 800 MT/s. Pero ya que has preguntado, tengo una pregunta. Cuando nos referimos a que los datos se registran dos veces por ciclo, la gente siempre habla del reloj de E/S y no del reloj de memoria proporcionado por el controlador de memoria, ¿verdad?

El reloj de la memoria es el reloj en el que opera el núcleo DRAM. La función de captación previa permite que el núcleo de la memoria funcione a 1/2-1/8 de la velocidad de datos del bus.

Por ejemplo, para el caso de 8n, el núcleo DRAM recuperará 8 xn (ancho de E/S) en un ciclo de reloj DRAM. Esta técnica le cuesta a la DRAM un IO global más amplio (GIO), pero la DRAM puede funcionar a una velocidad de 1/8. El reloj de E/S a la mitad de la velocidad de datos serializará el GIO paralelo a la velocidad de datos completa.

Esto es principalmente transparente para la interfaz de la memoria y ayuda a que el núcleo DRAM funcione más lentamente.

DDR1: 1/2 de la velocidad de datos del bus, debido a 2n-prefetch DDR2: 1/4 de la velocidad de datos del bus, debido a 4n-prefetch DDR3: 1/8 de la velocidad de datos del bus, debido a 8n-prefetch

No estoy 100% seguro de si el controlador de memoria en el lado del host tiene que funcionar a la misma velocidad que el núcleo DRAM. ¿Alguna otra gente puede ayudarnos?

Memoria DDRx: ¿reloj de memoria frente a reloj de bus de E/S?
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