JFET Burn Out en Wien Bridge Oscillator

Tengo un circuito simple de Wien Bridge Oscillator (con control de ganancia JFET) que se muestra a continuación. Este circuito funciona como se esperaba con voltajes más bajos (+/-9 V), pero tengo algunos problemas con suministros de voltaje más altos (+/-16 V). Creo que el JFET (2N3819) se está quemando temprano en la operación debido a algún tipo de pico de voltaje transitorio.

Tengo un voltaje de suministro de 32 voltios CC, que luego se divide con un circuito de amplificador operacional de tierra virtual para crear +/- 16 V. Del esquema, pensé que el JFET de 25 V debería estar bien ya que el mayor potencial posible sobre sería solo 16 V. ¿Hay algún efecto que pueda causar que ese transistor exceda ese voltaje, o me estoy perdiendo algo aquí? ¿Quizás el divisor de voltaje permite este tipo de transitorios?

Desafortunadamente, no tengo el equipo para probar y registrar el historial de tiempo del circuito para verificar el problema. He simulado con éxito el circuito en LTSpice, donde el potencial máximo desarrollado en la puerta del JFET está dentro de solo -3 V.

Si el problema es realmente con el JFET a voltajes más altos, ¿qué JFET podría funcionar de manera similar a voltajes más altos? De manera similar, me refiero a un perfil de resistencia que permite ganar control en el Wien Bridge Oscillator.

Esquemático

¿Qué hay de los transitorios de encendido y apagado? ¿Qué sucede antes de que se haya acumulado la amplitud de Wein? Coloque una resistencia de 10Kohm en serie con la compuerta para proteger la unión del diodo.
Sospecho que es un transitorio de encendido, pero no tengo forma de confirmarlo. Numéricamente, la amplitud aumenta y oscila hasta que el JFET estabiliza la ganancia a 3, con el voltaje nunca excediendo más de unos pocos voltios. La resistencia de 10k parece ser una buena opción. La probaré e informaré mis hallazgos. Gracias por su sugerencia.

Respuestas (1)

Según el esquema, pensé que el JFET de 25 V debería estar bien, ya que el mayor potencial posible sería de solo 16 V.

En realidad no, podría ser mucho más grande.

A continuación, por motivos de simplicidad, todos los voltajes se refieren a Vgnd.

Cuando enciende el circuito, C1 se descarga, luego el JFET está completamente ENCENDIDO. La ganancia será mayor 3, por lo que pueden comenzar las oscilaciones.

Sin embargo, es posible que el voltaje del oscilador no se estabilice sin rebasamientos. Si por casualidad, el oscilador alcanza una amplitud de +/- 14V (debemos tomar el Vsat del amplificador operacional). Luego, C1 se carga rápidamente a -13,6 V, abriendo rápidamente el JFET.

En el próximo semiperíodo, por supuesto, C1 mantendrá ese valor de -13,6 V y el JFET seguirá abierto. La salida del 2134 llega sin atenuar al JFET, ya que el JFET está completamente APAGADO. Dado que el JFET todavía está abierto, ve una puerta para drenar el voltaje de -27,6 V, que es mayor que las clasificaciones máximas absolutas.

Finalmente, U4 no genera instantáneamente el terreno virtual. Esto podría polarizar directamente la unión puerta-fuente.

¿Solución posible?

Dado que la ganancia crítica es 3, entonces no tiene que permitir que el OA tenga una ganancia de CC de 1 para amortiguar las oscilaciones de amplitud más grandes que su punto de ajuste. En otras palabras, no hay necesidad de una resistencia infinita del JFET. Si coloca una resistencia de 10 kOhm en paralelo al JFET, la ganancia máxima no se verá afectada. La ganancia mínima será de 1,7, que no es suficiente para iniciar las oscilaciones (es decir, será lo suficientemente baja como para reducir las amplitudes de oscilación excesivas). Con tal resistencia, en las condiciones que describí anteriormente, el voltaje de drenaje de puerta más negativo sería -13.6 - 5.7V = 19.3V, que está en el límite. Sin embargo, no sé si esto tendrá un gran impacto en la estabilidad de la amplitud de oscilación.

¡Gracias por la gran explicación! Entonces, solo para aclarar, ¿debería colocar una resistencia de 10k en la fuente y el drenaje del JFET? ¿Debo hacer esto además de una resistencia en la puerta para proteger la unión del diodo como se mencionó en @analogsystemsrf? Además, ¿de dónde sacaste los 5,7 V en el cálculo final?
el analogsystemrf de resistencia de 10k mencionado no hará daño. El 5.7V es el +Vsat del amplificador operacional dividido por el divisor de resistencias hecho de R2, R3 y la resistencia de 10kOhm entre el drenaje y la fuente, asumiendo que el FET está apagado. En otras palabras, 14 * 10k /(10k+10k+4,7k) = 5,66V.
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