Mi configuración es la siguiente. Tengo cables de calibre 22 de 6 pies de largo que conectan los cabezales de clavija de una placa de evaluación de códecs de audio y una placa secundaria FPGA. Estoy enviando señales de reloj de 8KHz y 128KHz y una señal de datos que cambia con el reloj rápido. En la actualidad, todo lo que he hecho es retroceder las señales de la placa de audio al FPGA de regreso a la placa de audio. Puedo hacer este mismo loopback sin pasar por el FPGA y la integridad de la señal está bien. El problema es cuando enruto a través de la FPGA. En los pines de salida en cada transición de reloj rápido hay un ruido significativo en el reloj lento, tanto que a veces cambia el nivel lógico. ¿Cómo los aíslo entre sí de manera efectiva? Estos pines en la placa hija están actualmente uno al lado del otro.
¡Gracias por cualquier consejo!
Algunas cosas que probaría:
Debe pensar en cómo fluye la corriente, tanto "hacia afuera" como "hacia atrás", cada vez que la corriente de una señal se mezcla con otra (por ejemplo, usando un solo cable de retorno a tierra), tendrá problemas potenciales.
Otra sugerencia: para comprender lo que está sucediendo y poder predecir estos problemas la próxima vez, lea (y digiera interiormente :) un libro sobre la integridad de la señal.
Una imagen aquí sería realmente buena para entender su configuración.
Primero: la diafonía se acopla de forma inductiva y/o capacitiva. Si sus cables son solo cables individuales ampliamente espaciados en el aire, lo más probable es que no tenga mucho de ninguno de los dos.
En esa longitud tendrás reflejos si no lo manejas correctamente. Los reflejos pueden causar fácilmente el doble reloj. Con cables individuales en el aire, la impedancia es bastante impredecible. Debe acercar los cables a una referencia (tierra) para tener una impedancia predecible. Una buena manera de hacer esto es usar un cable plano con un patrón Gnd-Signal-Gnd-Signal-Gnd.
Una vez que haya hecho eso, puede terminar las señales usando una resistencia de terminación en serie en el extremo del controlador de cada señal, o puede programar su FPGA (si ese es el controlador de todas las señales) para tener una impedancia de salida lo suficientemente alta para que coincida con el impedancia del cable plano (en términos de FPGA, esto se denomina fuerza de transmisión de salida más baja).
El patrón GSGSG también se ocupará de otro problema (aún peor) que probablemente esté viendo. La inductancia del cable de retorno (¿único?) crea una caída de tensión (L * di/dt) cada vez que cambian las señales. Esto puede parecer diafonía. Al tener tantos cables de retorno como cables de señal, esto normalmente no es un problema.
Solo piensa en ello. Digamos que cambia 4 señales en 400ps y tiene cerca de 2uH en un solo cable de retorno con una corriente de 16mA por salida que podría crear una caída de voltaje de 4 * 2uH * 16mA/400ps (mucho más que su voltaje de suministro). En realidad, eso es una gran sobreestimación, pero seguramente verá el impacto en sus señales bastante mal.
Déjame saber si esto resolvió tu problema.
Andy alias
Sincrondino
bola