Espaciado de canales en subkilohercios con PLL

Así que estoy tratando de usar uno de los circuitos PLL de la placa de evaluación de Analog (ADF4350, aquí ). Necesito generar frecuencias alrededor de 1 GHz, idealmente en un rango de +/- 250 MHz, pero en pasos de < 1 KHz.

Usando la placa de evaluación ADF4350, puedo especificar (digamos) 0.5KHz entre canales. Pero, me doy cuenta de que (por ejemplo) es capaz de producir una señal de 1000 MHz realmente agradable y limpia, pero pasarla a (es decir) 1000,001 MHz produce bandas laterales simétricas que son aproximadamente -30 dBc y están espaciadas aproximadamente 1 KHz desde la frecuencia central . No importa si estoy en modo de bajo nivel de ruido o bajo estímulo.

¿Hay alguien que haya tenido un problema parecido? Me pregunto si vale la pena intentar diseñar algo personalizado con un filtro de bucle diferente, o si debería comenzar a buscar otras opciones. Esto se usará en la electrónica de bloqueo para un láser de ancho de línea muy estrecho, y las bandas laterales como esa seguramente ampliarán la línea:/

¿Hay alguna razón por la que no pueda usar un sintetizador de RF de sobremesa para esto? ¿Digamos un Agilent N9310A o cualquier otro instrumento que ya tenga en su laboratorio?
La esperanza era hacer algo que funcionara igual de bien pero sin el precio de $8k...

Respuestas (4)

Parece que el ADF4350 crea multiplicadores "fraccionales" al difuminar la relación divisoria en la ruta de retroalimentación. Es este tramado el que está creando sus bandas laterales.

Un mejor enfoque sería mantener el '4350 en modo entero todo el tiempo y, en su lugar, usar uno de sus chips DDS para generar la referencia para él.

Tenga en cuenta que los chips DDS de Analog Devices que podrán alcanzar la frecuencia de OP tienen un precio superior a $ 100 cada uno (cantidad 1000), según su página web.
@ThePhoton - Creo que estás malinterpretando. La sugerencia fue no generar la frecuencia de salida con el DDS, sino generar la frecuencia de referencia del PLL con él. Esto parece ser lo que sugiere en su propia respuesta, aunque no está exento de desafíos de implementación.
@ChrisStratton,... Supongo que estaba leyendo demasiado rápido...

Creo que Dave Tweed clavó el motivo de las espuelas que estás viendo.

Una solución alternativa que podría tener un costo menor que la sugerencia de Dave:

  • Utilice un oscilador de cristal de 10 MHz, horneado si es necesario, para proporcionar estabilidad a largo plazo.

  • Use un chip DDS a, digamos, 125 MHz para proporcionar capacidad de ajuste

  • Alimente la salida DDS a un PLL multiplicador x8 para aumentar la frecuencia de salida a 1 GHz y filtrar cualquier artefacto DDS. (Si un multiplicador de N entero o N fraccionario será mejor para minimizar los estímulos es algo en lo que tendrá que pensar, o tal vez alguien más intervendrá).

Para la etapa DDS final, usar el VCO de sintonización más estrecha que pueda encontrar para cubrir su banda de frecuencia ayudará a minimizar el ruido de fase. Como, por supuesto, se prestará especial atención al diseño del filtro de bucle.

Parece que la placa de evaluación 4350 está configurada para un ancho de banda de filtro de bucle de 20 kHz, por lo que no es una sorpresa que esté viendo impulsos fraccionarios n dentro de ese ancho de banda. Hay un par de posibles soluciones.

Si reemplaza el oscilador de referencia con un DDS, eso lo ayudará con la resolución de frecuencia. Sin embargo, deberá tener cuidado de que el DDS no tenga señales de salida DAC que aparezcan en su salida. Seguiría el DDS con un filtro de banda bastante estrecho para eliminar cualquier espuria fuera de banda. También es posible que desee ver los requisitos de ruido de fase, por si acaso.

Otra posibilidad es rediseñar el filtro de bucle para que sea más estrecho. Si lo lleva a 500 Hz, eso debería ayudar a eliminar la referencia falsa, y podría reducirlo aún más dependiendo de los requisitos de tiempo de bloqueo.

Cuando estaba usando un generador de funciones como fuente de referencia, estaba agregando una cantidad significativa de ruido a la señal, ya que el ruido de fase de un generador de funciones es muchos dB más alto que un oscilador de referencia, por lo que no es una sorpresa.

Creo que terminaremos optando por una configuración híbrida PLL/DDS. Es decir, use el PLL en un modo de N entero para establecer la frecuencia gruesa y luego mezcle una señal de ajuste fino del DDS.

He jugado ajustando la frecuencia de entrada de referencia a la placa ADF4350 PLL (usando un generador de funciones SRS), y aunque eso logra lo que estaba buscando, el espectro FFT parece decididamente menos feliz a medida que me alejo de 10 MHz ( o 20 MHz)... el pico central cambia como se esperaba, pero el ruido de fondo salta desde donde estaba en una frecuencia de referencia de 10 MHz. No sé lo suficiente como para decir por qué esto es así, pero usar un esquema de mezcla DDS/PLL obtendrá el espacio de canal pequeño que necesito en ese rango de alta frecuencia. Además, abre la posibilidad de hacer cosas más complicadas como barridos de frecuencia, etc.