¿Cuáles son algunos "errores" del diseño de placas de alta frecuencia?

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Puntos clave:

• El principal factor determinante de su circuito es el tiempo de subida de la lógica. Incluso si opera a una velocidad de reloj lenta, los bordes rápidos pueden crear problemas.
• El tiempo máximo de subida de su sistema le da la longitud crítica de su circuito. Esencialmente, si el retraso de propagación de su señal a lo largo del circuito es más largo que el tiempo de subida de la señal, debe preocuparse por el aspecto de alta frecuencia del diseño.
• Si resulta que la longitud crítica es más corta que el diseño del circuito, entonces debe usar un diseño de impedancia controlada. Esto incluye:
  • Geometría de vía (ancho y altura de vía sobre un plano de tierra) para dar al circuito una impedancia característica definida.
  • Terminando los drivers y/o receptores con la impedancia característica de la línea.

Use un plano completo de tierra y potencia. Los límites de derivación están limitados por la inductancia, que en su mayoría está determinada por el tamaño del paquete, las trazas y las vías. Así que elija el tamaño de paquete más pequeño con el que pueda trabajar, luego elija la capacitancia más grande que no rompa su presupuesto. Si necesita más derivaciones, aumente el tamaño de un paquete o dos y obtenga la mayor capacitancia en ese paquete. Cuando conecte la tapa a los planos de tierra/energía, use dos vías a cada lado de cada pad; vias + cap se verá como una H.

Dividir los planos puede ayudar a aislar las secciones analógica y digital. ¡Nunca cruce un plano dividido con un rastro de señal! Mantenga las señales alejadas del borde del tablero. Mantenga las señales separadas al menos 2 veces el ancho de la traza para evitar la diafonía (las simulaciones son útiles aquí). Mantenga las señales con un ancho de trazo 5x alejado de las señales con mucho ruido (es decir, relojes) o señales extremadamente sensibles (es decir, entradas analógicas). Use trazas de protección conectadas a tierra alrededor de señales ruidosas/sensibles si es necesario. Evite vías y stubs con señales ruidosas/sensibles.

Idealmente, proporcione un cable de tierra por señal en un conector. Termine las señales del conector, porque les gusta arrojar EMI. Las cuentas de ferrita alrededor del cable también pueden ayudar con el ruido del conector. Evite que las señales pasen por debajo de los conectores.

El plano de tierra le permite crear trazos de microstrip, que tienen una impedancia bien definida. También puede usar resistencias de terminación si su rastro es largo. Creo que la regla general es que por cada nS de tiempo de subida, puede ir 2,5" sin una resistencia de terminación.

Utilice simulaciones de IBIS para determinar si necesita resistencias de terminación. Los FPGA modernos tienen buenos trucos para este tipo de cosas; pueden controlar la fuerza de su controlador de salida, a veces incluso con una "impedancia controlada digitalmente" (término de Xilinx para la tecnología). Las simulaciones de IBIS también ayudan aquí, al determinar la fuerza de conducción adecuada.

Consulte la enorme lista de boletines de diseño digital de alta velocidad del Dr. Howard Johnson. Realmente impresionante. http://www.sigcon.com/pubsAlpha.htm

Sé muy poco sobre diseño de alta velocidad. Pero las tres cosas comunes que he escuchado son: Evite los ángulos rectos para las trazas de señal (causan reflejos), tenga un plano de tierra sobre la mayor parte de su circuito tanto como sea posible, y divida su placa para tener tipos de señal similares (bajo- digital de alta velocidad, digital de alta velocidad, analógico) en diferentes áreas, con "cuellos de botella" en su plano de tierra para minimizar la interferencia.

En cuanto a los buenos recursos en línea, me imagino que las hojas de datos y las notas de aplicación para el DSP o FPGA que está considerando tendrán algunos buenos consejos. Recuerdo que Xilinx tenía cosas buenas.

Para abordar su aplicación en lugar de la pregunta que hizo directamente (las otras respuestas han hablado de esto):

El DSP de 10 kHz para un controlador de bucle no es demasiado rápido. (Usamos bucles de control de 5 o 10 kHz para controladores de motor) Con un dispositivo decente, supongo que debería poder manejarlo con una frecuencia de reloj de 40-80 MHz si fuera necesario, y lo bueno de la nueva serie de DSP y los microcontroladores es que usan multiplicadores de reloj de bucle de bloqueo de fase (PLL) para aumentar la frecuencia del reloj internamente, de modo que externamente no es necesario que haya señales realmente rápidas. La serie de DSP TMS320F28xx de TI (consulte el 28044 y el 28235) tiene un PLL de 5x (medios pasos de 0,5x a 5x), por lo que puede obtener un reloj de 100 MHz con un cristal de 20 MHz.

Para el lado digital, lo que más debe tener en cuenta es asegurarse de proporcionar un buen par sólido de alimentación y planos de tierra para su procesador, y asegurarse de agregar capacitores de derivación lo más cerca posible de los pines de la fuente de alimentación del procesador. Además, en lugar de simplemente rociar un montón de capacitores de 0.1uF, use una variedad de capacitores de 0.1uF, 0.01uF y 0.001uF. Los condensadores de 0,1 uF proporcionan más carga, pero su inductancia parásita entra en juego a una frecuencia más baja que la que verá en un condensador de 0,01 uF o 0,001 uF. Los dos últimos no proporcionarán tanta carga, pero funcionarán correctamente ya que el bypass se limita a una frecuencia más alta. Teníamos un diseño de placa que funcionaba pero tenía una cantidad moderada de ruido en el convertidor de analógico a digital del DSP.

La conversión de analógico a digital será el punto más débil de su sistema. Probablemente no tendrá que esforzarse demasiado para que el sistema digital funcione correctamente. Pero a menos que tenga cuidado, obtendrá un rendimiento de ruido mediocre en su ADC. (Me temo que no tengo mucha experiencia personalmente en el manejo de esto; otros ingenieros de nuestra empresa manejan el diseño, por lo que lo que les digo es de segunda mano). Cómo manejar los planos de tierra es algo que argumentan dos enfoques separados: si usar un plano de tierra enorme para todo el sistema, frente a dos planos de tierra separados, uno analógico + uno digital, unidos en el ADC; el primero está bien para sistemas de 8-10 bits, y escuché la separación de las áreas digitales/analógicas del circuito es más importante cuando se llega a recuentos de bits más altos (16 bits o más).

No escatime en # de capas de tablero. Los aviones terrestres y de energía son tus amigos.

Infórmese en la radioafición o encuentre un operador de Clase Extra para que lo ayude. Nos ocupamos de estos problemas todo el tiempo a frecuencias mucho más altas. También utilizamos procesamiento DSP en casi todos nuestros equipos. Pruebe el material educativo de AARL en línea o QRZ. Los problemas no son tan difíciles de corregir, pero hay muchas posibles áreas problemáticas que hay que tener en cuenta.
73, KF7BYU

Como ya se mencionó, puede usar un procesador rápido con un PLL y aún tener solo sus señales de 10kHz + un oscilador de cuarzo de 12MHz (cerca de la CPU) en su placa. Para diseñar esto no será un problema.

Mucha gente (incluido yo) hizo una salida de audio estéreo de 48 kHz en un ARM7TDMI (transmisión desde una tarjeta SD conectada a SPI en mi caso). Incluso vi la decodificación de mp3 en el software en un ARM7 de 50 MHz que se ejecuta desde la RAM (puede haber estados de espera cuando se trabaja desde Flash).

¿Quizás comprar una placa mbed LPC1768 (100MHz, ADC/DAC y PWMs en chip muy rápidos, barata: 50€) y hacer un prototipo? Solo si esto no es suficiente, comience a jugar con otras cosas (más costosas y difíciles).