¿Cuál es la relación entre el margen de ruido y la impedancia en un circuito CMOS?

Por lo tanto, un inversor CMOS bien diseñado tiene una baja impedancia de salida, lo que lo hace menos sensible al ruido y las perturbaciones.

¿Cómo podemos decir que un inversor bien diseñado, es decir, con un margen de ruido adecuado, tiene una baja impedancia de salida o viceversa?

¿qué opinas? ¿Has oído hablar del shoot-thru? y como lo evitan
Entonces, el inversor cmos evita encender ambos transistores al mismo tiempo, es decir, cuando nmos está encendido, pmos estaría apagado y viceversa, lo que evitaría formar una conexión entre VDD y tierra. ¿A eso te refieres con evitar los disparos?
¿Cuál es el tamaño de la señal y la impedancia de las posibles fuentes de ruido en relación con el nodo en cuestión?
NO, en realidad ambos FETS están en modo de saturación en Vout=Vcc/2 pero las características de Vgs RdsOn dan una característica bastante plana. Esto varía con Vcc, T y familia lógica. Históricamente, este diseño estándar ha migrado de 300~1k para la serie CD4xxx a 22~33 ohmios para la lógica de 3V 74ALCxx. Esto puede ser examinado por Vol/Iol o (Vcc-Voh)/Ioh a varios valores de Vcc
por lo tanto, puede ver que el Pd en la etapa de salida define el diseño de cada controlador P/Nch RdsOn vs Vcc max para cada familia. Un Vcc máximo más bajo implica que el diseño de IC puede tener un RdsOn más bajo. Pero mientras cae la impedancia, también lo hace el margen de voltaje de Vth_in y cada riel. Por lo tanto, el cambio en la impedancia del controlador a medida que las familias lógicas van hacia un Vcc más bajo (mín: máx.), el Zout DEBE bajar para mantener la misma inmunidad a la "reactancia" parásita con grandes oscilaciones, por ejemplo, arco de 1 kV a través de 1 pF parásito con xx dv/dt o Paso de 10 amperios desde xx nH errante Lat V=LdI/dt para ruido y relación Z = atención. de falla - Vcc/2=margen

Respuestas (1)

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Este MOSFET típico pretende demostrar las características similares a la lógica de la familia 74HCxx con un Pch complementario que es el inverso, de modo que las admitancias se suman y luego se invierten para definir el Zout donde el valor nominal de 4,5 V está cerca de los 50 ohmios. y en Vcc/2 es ligeramente superior.

  • Por lo tanto, hay un amplio margen pero está bien controlado para evitar el tiroteo.

  • Además, cuando se polariza automáticamente cuando Vout = Vcc/2 sin entrada como un amplificador lineal acoplado a CA, el consumo de energía no es excesivo.

  • Esto ignora la estructura PNPN del sustrato que causa el bloqueo si Vin sale del riel de suministro por 0.6V pero está sujeto internamente por diodos ESD de 2 etapas con 10k en serie limitados a 5mA por el diodo ESR, que he documentado en este sitio.

  • Históricamente, este diseño estándar ha migrado de 300 ~ 1 kOhm para la serie CD4xxx utilizada de 15 V-3 V y luego para lógica de 3 V 74ALCxx, Zout es 22 ~ 33 Ohms @ 25'C.
    • Esto se puede examinar por Vol/Iol o (Vcc-Voh)/Ioh en varios valores de Vcc para que sea consistente en la mayoría de los dispositivos lógicos de la misma familia y todos los proveedores.
    • por ejemplo, 74S, 74HC, 74AL, etc. y 50 familias CMOS diferentes más, todas tienen Zouts similares que dependen de la especificación máxima de Vcc pero con una litografía más pequeña y tiempos de subida más bajos posibles con una capacitancia de entrada más baja que mejora la velocidad de transición, así como un margen de ruido similar .
    • cuando el margen de ruido es inadecuado Se eligen puertas NAND de entrada Schmitt o inversores que tienen ~ 50 % de histéresis de entrada
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