¿Cuál es la diferencia estructural entre una celda de alto impulso y una de bajo impulso?

La respuesta corta es el tamaño de los transistores. Cuanto más ancha es la puerta, menor es el Rdson del FET, pero la puerta más ancha tiene una capacitancia de puerta mayor, por lo que presenta una carga mayor en su entrada y lleva más tiempo cambiar.

Este gráfico muestra una menor$t_P$retardo de propagación para la curva de pendiente más pronunciada en$C_L=0$y producto de aumento más lento con capacitancia de carga tal que en algún punto de cruce los dos dispositivos tienen equivalente$t_P$.

La definición de retardo de propagación depende de la siguiente etapa, como Rail to Vdd/2 o rail to rail 10~90%, el enfoque más tradicional para un pulso de paso lineal. En una línea de transmisión lineal rodeada por un dieléctrico lineal y un posible componente magnético, la hélice. el retraso se define como;

$t_P=3.333 \sqrt{{\mu _r}{\epsilon _r}}$ns/m
Esto significa que la velocidad de la luz o de las ondas se reduce por la raíz cuadrada del producto de (permitividad * permeabilidad) en relación con el vacío.

Diré ahora que la pendiente más plana más alta es un interruptor MOSFET "más grande" (con más capacitancia interna) y la pendiente más pronunciada más baja es una parte MOSFET "más pequeña" (con RdsOn más alto) y luego explico por qué.

Sabemos que las capacidades de carga tanto internas como externas afectan el tiempo de subida$I_c=CdV/dt$De acuerdo con la corriente del controlador de puerta y del controlador de salida, ambos contribuirán al retraso de propagación de salida.

Sabemos que el flujo de carga dQ/dt=I, la corriente y la capacitancia es el cambio del tamaño de la carga con el voltaje C=dQ/dV, por lo que obtenemos el I=CdV/dt familiar o la velocidad de respuesta reorganizada que afecta el retraso del 10 al 90% de Voltaje

$dV/dt=I/C$la tasa de cambio de voltaje de capacitancia es el límite actual por I, o en otras palabras;

$dt=CdV/I$el retraso de propagación con el aumento de voltaje depende del tamaño del paso del voltaje dV y el controlador de corriente para cargar C, donde la corriente , Id

$I_d=(V{ss}-V{dd})/R_{dsOn}=I_C=C_LdV/dt$de este modo

el retraso adicional de la utilería incluye el tiempo de subida, por lo que se debe volver a organizar

$dt=\dfrac{R_{dsOn}C_LdV}{V_{ss}-V_{dd}} \text{ but } dV=(V_{ss}−V_{dd})$que cancela así...$\ dt= {R_{dsOn}C_L}$el tiempo de subida que se suma al retraso de la hélice$t_P$.

Lo que termina sucediendo es que la fuente y la resistencia de la compuerta limitan la corriente del controlador de la compuerta, lo que contribuye con cierto retraso de la hélice, por lo que no se espera que un interruptor "más grande" sea más rápido debido a los retrasos de la hélice del controlador de la compuerta, pero luego el drenaje más bajo a la resistencia de la fuente, RdsOn aumenta la corriente durante la conmutación, por lo que la capacitancia de carga tiene menos efecto que el dispositivo más pequeño con mayor RdsOn.

Pero dado que el dispositivo RdsOn es inverso a Coss en una familia dada y la clasificación de voltaje y la clasificación de corriente para diferentes valores, resulta que T de la capacitancia de conmutación de salida, Cosshas a Figure of Merit (FoM) del producto RdsOn*Coss=T que es bastante constante para la misma familia de geometría de voltaje y otros factores. Entonces, cuando la capacitancia externa es más pequeña que el Coss, hace poca diferencia en el retraso de la hélice, pero si el Coss es mucho más pequeño que la carga C, hace una gran diferencia y el retraso de la hélice aumenta más rápido con la carga C, como se muestra en el gráfico.

Para los estudiantes más avanzados, aquí hay presentaciones de diapositivas de conferencias sobre cómo se define, controla y calcula la capacitancia interna del dispositivo, pero no son necesarias para comprender esta pregunta.