¿Cómo funciona un ADC de medio flash?

Específicamente:

  1. ¿Por qué el primer ADC de 4 bits genera los 4 MSB? Digamos que un valor de entrada de 8 corresponde a una salida de 8 bits de 0000.1111, donde 0000 son los MSB y 1111 los LSB. Si ese mismo valor de entrada de 8 ingresa al primer ADC de 4 bits, ese ADC tiene que generar 1111, y esos son los LSB de la salida de 8 bits, no los MSB. Lo que tampoco entiendo es que se supone que la entrada es un valor de 8 bits (de 0 a 255), pero un ADC de 4 bits puede procesar 0-15.

  2. Supongo que el concepto del medio flash es retroalimentar el error de cuantificación en el primer ADC de 4 bits y por ciclo puedo aumentar la resolución en otros 4 bits. Resolución del primer ciclo de 4 bits (o 4 niveles), segundo ciclo de 16 bits y 64 bits en el tercer ciclo y así sucesivamente. Teóricamente podría repetir el proceso y llegar a una resolución infinita... ¿de qué sirve tener el segundo ADC de 4 bits?

z4

Se siente como la primera oración de tu "2". responde la última oración.
El primer ADC generaría 0000 porque la entrada 8 no alcanzaría (bastante) un LSB.

Respuestas (1)

Considere un ADC de medio flash BCD de 2 dígitos con un rango de 0 a 1 (en realidad, de 0 a 0,99) voltios. Suponga una entrada de 0,72 voltios y el primer ADC tiene un rango de 1 voltio. El primer ADC sacará el primer dígito del resultado, en este caso, 7. El DAC interno lo reconstruirá a 0,7 voltios. En el restador, el 0,7 se resta de la entrada, lo que deja 0,02 voltios.

Lo que el diagrama de bloques que muestra no deja claro es que el segundo ADC tiene un rango mucho más pequeño que el primero o que el restador tiene ganancia. En este caso, digamos que los dos ADC son idénticos y el restador tiene una ganancia de 10. Luego, el segundo ADC tendrá una entrada de 0.2 voltios y producirá una salida de 2. El resultado será 72, que es correcto .

Por supuesto, para un sistema binario como el que se muestra, la ganancia del restador será 16.

El truco con medio flash es que el primer ADC produce una pequeña cantidad de bits, pero la no linealidad es mejor que 1 lsb del rango total. Es decir, cuando la salida se alimenta al DAC, la salida que se alimenta al restador no tendrá una incertidumbre de 1 bit en el primer ADC, sino de 1 bit en la entrada general.

En el caso de la versión BCD, la salida del DAC aumentará 10 lbs del rango de entrada y será precisa en esa escala. Si lo desea, el primer ADC/DAC proporcionará valores de 0, 10, 20, 30, etc.

EDITAR - por una pregunta en el comentario:

Sobre la resolución y no linealidad del primer ADC. Digamos que es un ADC "normal", con una incertidumbre de +/- 1/2 lsb. Luego, en el ejemplo, cuando el primer ADC informa 7, esto podría significar entre 0,65 y 0,75 voltios. Cuando ejecuta esto a través del restador, la salida del restador (ganancia de 10) podría estar entre 0,7 y -0,3. Esto obviamente no va a funcionar. En cambio, el primer ADC aún debe representar 10 niveles, pero debe tener una precisión de +/- 1/2 lsb de la resolución general. Entonces, un 0 puede estar en cualquier lugar en el rango de 0 a .1 +/- .01. 1 puede estar en cualquier lugar en el rango de 0,1 a 0,2, con límites precisos de +/- 0,01. Etcétera. Espero que esto ayude.

¿Le importaría elaborar el cuarto párrafo, específicamente por qué la no linealidad es mejor que 1 LSB y por qué hay 1 bit en la entrada general? El segundo ADC debe dictar la resolución general: incertidumbre del segundo ADC LSB / 2
@KMC Imagine un ADC de 4 bits lo suficientemente bueno (gracias a la velocidad y precisión de los comparadores) y un DAC de 4 bits esencialmente perfecto: los errores en el ADC realmente no importan siempre que el DAC sea preciso para 8 bits También hay arquitecturas que permiten 1 bit de superposición (por ejemplo, un ADC LSB de 5 bits) de modo que incluso si el ADC MSB está apagado por 1 conteo, el DAC y el restador (y alguna forma de agregar +1/0/-1 a los MSB ) puede reparar el error.
@KMC - ver edición.
@WhatRoughBeast ¿de dónde viene .7 a -0.3? Si el primer ADC informa 7, el error (o la salida del restador) debe estar entre 7-0,75 y 7-0,6 (o -0,05 a +0,05), y si hay una ganancia de 10, ese -0,5 a + 0.5...
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