Cálculo de la resistencia pulldown para la puerta de un MOSFET dado

Aquí hay una forma cuantitativa de determinar los límites de la resistencia de terminación de puerta aceptable$R_g$para MOSFET de potencia.

Este será un perezoso perezoso perezoso ($L^3$) Acercarse. Asi que:

• Modelo FET muy simple, solo$C_{\text{gd}}$,$C_{\text{gs}}$, y$R_g$incluido.
• Los condensadores FET se consideran solo lineales.
• La puerta FET ha sido bajada a la fuente a través de$R_g$.
• $V_{\text{ds}}$Se utilizará un voltaje forzado no más complicado que una rampa lineal.

La intención de un ($L^3$) es obtener la máxima comprensión/utilidad con el mínimo esfuerzo, mediante el uso de un modelo que sea lo más simple posible pero aún significativo.

El modelo es un divisor capacitivo simple con pull down resistivo.$V_{\text{gs}}$se resolvió en el dominio de la frecuencia, y luego se transformó de Laplace inversa para el dominio del tiempo.

Con este modelo se analizan tres condiciones de funcionamiento:

1. Aparece un voltaje en el drenaje a la fuente mientras$R_g$=$\infty$. Esta es una condición que nunca debería ocurrir en un circuito real, pero es instructivo pensar en ella.
2. La puerta se conecta a la fuente a través de$R_g$con algún valor finito, mientras que cualquier cambio en$V_{\text{ds}}$lento y poco frecuente. Cada FET en uso pasa algún tiempo en esta condición. Por ejemplo, durante el inicio, todos los FET pasan por un período en el que deberían estar apagados y cualquier cambio de$V_{\text{ds}}$ocurre en milisegundos. Durante este tipo de operación, el FET es esencialmente un dispositivo pasivo.
3. Conmutación frecuente de tiempos cortos de subida y bajada con$R_g$que tiene un valor finito. La mayoría de los FET terminan pasando mucho tiempo en esta condición.

1. La puerta sin terminar:$R_g$=$\infty$

Después de configurar$R_g$=$\infty$:

$V_{\text{gs}}$=$\frac{C_{\text{gd}} V_{\text{ds}}}{C_{\text{gd}}+C_{\text{gs}}}$

Entonces, en este caso,$V_{\text{gs}}$es solo una versión a escala de$V_{\text{ds}}$, y el factor de escala es el divisor capacitivo de$C_{\text{gd}}$y$C_{\text{gs}}$. Para el IRF510:

$V_{\text{ds-max}}$= 100V
$C_{\text{gd}}$=$C_{\text{rss}}$= 20pF
$C_{\text{gs}}$=$C_{\text{ciss}}$-$C_{\text{gd}}$= 135pF - 20pF = 115pF
$V_{\text{gth-min}}$= 2V

Para un voltaje de drenaje a fuente superior a 14 V,$V_{\text{gs}}$será mayor que el umbral de 2V y la parte comenzará a conducir. No importa cómo aparece el voltaje en el drenaje, solo que está ahí. Bastante obvio por qué nadie deja una puerta FET sin terminar.

2. FET apagado durante el inicio del sistema:$R_g$= Algún valor finito

Permitiendo$R_g$ser un valor finito variable:

$V_{\text{gs}}$=$C_{\text{gd}} V_{\text{dsSlp}} R_g \left(1-e^{-\frac{t}{R_g \left(C_{\text{gd}}+C_{\text{gs}}\right)}}\right)$

$V_{\text{dsSlp}}$es la pendiente o rampa lineal que fuerza el voltaje (en voltios/segundo) a través del drenaje a la fuente. Si$V_{\text{ds}}$sube de 0 a 25V en 2 milisegundos,$R_g$tendrá que ser inferior a 11 MOhms para$V_{\text{gs}}$permanecer por debajo del umbral de 2V y permanecer apagado.

Tasas de cambio tan lentas (en el rango de 1 a 10 milisegundos) para$V_{\text{ds}}$son las razones por las que Olin Lathrop puede decir correctamente$R_g$los valores de 1kOhm, 10kOhm o 100kOhm deberían funcionar. Entonces, sí, para un pull down pasivo para mantener un FET apagado durante el arranque del sistema u otra aplicación de dV/dt baja que rara vez se cambia, casi cualquier resistencia de kiloohmios servirá.

¿Por qué incluso perder el tiempo mirando esto? Si eso es todo, podemos darnos la vuelta, volver a dormir y ser felices. Pero hay mucho más, así que veamos un poco de eso a continuación.

3.$R_g$Requisitos con dV/dt alto en el drenaje a la fuente: el problema de dV/dt

Casi todos los FET terminan cambiando con frecuencia, entre 10 KHz y 500 KHz, con tiempos de subida y bajada breves.$V_{\text{ds}}$transiciones La mayoría de los FET se apagarán en 20 a 100 nanosegundos, y aquí es donde la terminación de la puerta se vuelve importante. Veamos el IRF510 con$V_{\text{ds}}$aumentando linealmente de 0 a 25V en 50 nanosegundos. Usando la ecuación en la condición 2 anterior:

$V_{\text{gs}}$=$\text{(20pF) }\text{(25V/50nsec) }\text{Rg} \left(1-e^{-\frac{\text{50 nsec}}{\text{(20pF + 115pF)} \text{ Rg}}}\right)$

Entonces, conectando un valor de 270 ohmios para$R_g$da$V_{\text{gs}}$~ 2V. Ese sería el valor más alto de$R_g$que podría usarse sin que el FET posiblemente se vuelva a encender.

$R_g$mayor que este valor máximo permite que el FET se encienda un poco o mucho, dependiendo del forzamiento de energía$V_{\text{ds}}$. FET podría encenderse lo suficiente como para perder corriente y disipar energía, pero sin mostrar un efecto real en$V_{\text{ds}}$, o podría encenderse lo suficiente como para causar$V_{\text{ds}}$a caer, que en las condiciones adecuadas puede causar oscilación.

Claramente, cuanto mayor sea el valor pico o la tasa de transición de$V_{\text{ds}}$menor debe ser la resistencia del circuito de puerta.

Encontrar el valor mínimo para$R_g$

¿Por qué no simplemente hacer$R_g$cero, o tan pequeño como sea posible?

Hasta ahora en este análisis, el circuito de puerta está dominado por la resistencia, pero también hay inductancia en el circuito de puerta. Si se minimiza la resistencia de la puerta, la inductancia de la puerta se vuelve dominante en la dinámica del circuito, y con$C_{\text{gs}}$forma un circuito resonante LC. Los circuitos LCR con Q > 1 se vuelven cada vez más anulares, lo que es un problema para el control de puerta FET si se inyecta carga a través de$C_{\text{gd}}$desde$V_{\text{ds}}$o también de cambiar la forma de onda del controlador de puerta. Por ejemplo, un circuito LCR con una Q de 2 sonará a aproximadamente 1,5 veces su voltaje de activación. Para un controlador de compuerta con una fuente de 14 V, una Q de 2 sería suficiente para dañar la compuerta de la mayoría de los FET.

Para un circuito resonante LC en serie:

Q =$\frac {Z_o} {R}$y$Z_o$=$\sqrt {\frac {L} {C}}$

Veamos un caso específico con el IRF510. Incluyendo el enrutamiento y la inductancia del paquete, el circuito de puerta podría tener fácilmente 11 o 12 nH de inductancia. Recuerde que el IRF510 tiene un$C_{\text{gs}}$de 115pF, entonces$Z_o$serían unos 10 ohmios. Pareo$R_g$a$Z_o$daría una Q de 1, que sería la Q máxima para no sobrepasar la forma de onda de la unidad. Mínimo$R_g$debe ser mayor que$Z_o$.

Algunas cosas para tener en mente

• $R_g$es la resistencia en serie total entre la puerta y la fuente del FET. Esto incluye la resistencia de salida del controlador, la resistencia en la conexión del controlador a la puerta FET, la resistencia en la estructura FET (puerta física y paquete).
• Valores utilizables para$R_g$caer en un rango, ni demasiado alto ni demasiado bajo.$R_g$>$R_{g-\max }$o$R_g$<$R_{g-\min }$puede hacer que el FET oscile.
• Todos los FET muestran efectos dV/dt, especialmente las piezas de tecnología más antigua.

Considere que este es el conocimiento mínimo necesario sobre la resistencia del circuito de puerta en los MOSFET.

1 kΩ, 10 kΩ o 100 kΩ deberían funcionar.

Piense en cuál es el propósito de un menú desplegable y cuándo es importante. Durante el funcionamiento normal, la puerta generalmente se acciona activamente en ambos sentidos. Una resistencia pulldown no hace nada útil entonces, y lo mejor no se interpone en el camino.

Por lo general, el propósito de un pulldown es mantener el FET apagado durante el arranque mientras el circuito de activación de la compuerta activa es de alta impedancia. Esto podría suceder, por ejemplo, si la puerta se controla directamente desde un pin del microcontrolador. Pueden pasar 10 segundos antes de que el reloj del micro comience a funcionar y ejecute las instrucciones que colocan el pin en un estado de salida conocido. Eso podría ser malo si el FET solo debe estar encendido durante unos pocos µs a la vez para evitar que algún inductor se sature, por ejemplo. En casos como ese, no solo el FET al activarse podría causar una corriente excesiva, sino que esa corriente excesiva en realidad podría evitar que el suministro suba por completo, esencialmente bloqueando el circuito en modo de palanca indefinidamente.

Entonces, ¿cuáles son los criterios para decidir el valor del menú desplegable? En un extremo, la resistencia debe ser lo suficientemente baja para que la compuerta se descargue a tiempo y pueda mantenerse en el estado bajo a pesar del acoplamiento cautivo de los transitorios de arranque. La puerta de un FET tiene una resistencia muy alta y en su mayoría parece capacitiva. Incluso una resistencia grande puede eventualmente descargar la capacitancia de la puerta. El factor limitante es la rapidez con la que el dispositivo puede apagarse y luego volver a encenderse. Por lo general, este no es el problema. Mantener la puerta baja a pesar de los transitorios de arranque es mucho más difícil de juzgar, ya que es casi imposible saber de dónde pueden provenir estos transitorios y con qué fuerza se acoplarán al nodo de la puerta. Es por eso que ves tal rango. Nadie sabe realmente lo que se necesita, por lo que experimentan y reducen, o más probablemente, elige un buen número. La idea de lo agradable de diferentes personas varía.

Por otro lado, no desea que el pulldown atraiga una corriente significativa que, de lo contrario, conduciría a la puerta a un nivel alto rápidamente o en absoluto. Si está utilizando un controlador FET que puede generar 1 A durante la conmutación, los 10 mA adicionales del pulldown de 1 kΩ son bastante irrelevantes. Por otro lado, si la puerta se activa directamente desde un micro pin, entonces los 5 mA adicionales de un pulldown de 1 kΩ podrían ser un inconveniente significativo. En ese caso, 10 kΩ sería mejor. Rara vez es necesario ir más alto que eso, pero en algunos circuitos de baja potencia donde el FET está encendido durante largos períodos de tiempo, es posible que desee 100 kΩ.

Entonces, como dije, 1 kΩ, 10 kΩ o 100 kΩ deberían funcionar.